電子設(shè)計自動化實驗報告.doc

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湖南工業(yè)大學(xué)理學(xué)院 實驗名稱 熟悉QuartusII的圖形輸入法 實驗地點 理學(xué)樓210 實驗時間 2016.10.16 實驗成績 一、 實驗?zāi)康募叭蝿?wù) 掌握QuartusII的使用方法 （1） 熟悉圖形輸入法 （2） 理解編譯方法 （3） 了解定時仿真 二、 實驗內(nèi)容與步驟 （1）設(shè)計一個二選一數(shù)據(jù)選擇器、全加法器。 （2）根據(jù)圖形輸入法編譯和波形仿真。 三、 實驗電路或者實驗源程序 二選一電路圖： 全加器電路圖： 四、實驗結(jié)果 二選一結(jié)果圖： 全加器結(jié)果圖： 實驗名稱 熟悉QuartusII的VHDL語言描述輸入法 實驗地點 理學(xué)樓210 實驗時間 2016.10.23 實驗成績 1、 實驗?zāi)康募叭蝿?wù) （1） VHDL語言描述輸入法 （2） 理解編譯方法 （3） 熟悉波形仿真 2、 實驗內(nèi)容與步驟 （1）設(shè)計一個4位并行奇校驗發(fā)生器 （2）根據(jù)VHDL語言描述輸入法編譯和波形仿真 三、實驗電路或者實驗源程序 VHDL程序： library ieee; use ieee.std_logic_1164.all; entity parity_loop is port (a : in std_logic_vector(0 to 2); b : in std_logic; y : out std_logic); end parity_loop; architecture a of pa rity_loop is signal s : std_logic_vector(0 to 3); begin process(a) begin s(0)<=b; for i in 0 to 2 loop s(i+1)<=s(i)xor a(i); end loop; y<=s(3); end process; end a; 電路圖： 四、實驗結(jié)果 實驗名稱 JK觸發(fā)器的設(shè)計 實驗地點 理學(xué)樓210 實驗時間 2016.10.31 實驗成績 一、實驗?zāi)康募叭蝿?wù) 掌握QuartusII的VHDL語言描述輸入法 （1） 掌握VHDL語言描述輸入法 （2） 掌握VHDL語言 二、實驗內(nèi)容與步驟 （1）設(shè)計一個JK觸發(fā)器 （2）根據(jù)VHDL語言描述輸入法編譯和波形仿真。 輸入 輸出 prn clr clk J K Q Qb 0 1 x x x 1 0 1 0 x x x 0 1 0 0 x x x x x 1 1 上升沿 0 0 不變 不變 1 1 上升沿 0 1 0 1 1 1 上升沿 1 0 1 0 1 1 上升沿 1 1 翻轉(zhuǎn) 翻轉(zhuǎn) 其中 預(yù)置端prn 復(fù)位端clr 時鐘端clk 三、實驗電路或者實驗源程序 源程序： 四、實驗結(jié)果 實驗名稱 6位雙向移位寄存器的設(shè)計 實驗地點 理學(xué)樓210 實驗時間 2016.11.03 實驗成績 一、實驗?zāi)康募叭蝿?wù) 掌握QuartusII的VHDL語言描述輸入法 （1） 掌握VHDL語言描述輸入法 （2） 掌握VHDL語言 （3） 理解if語句進行描述計數(shù)器。 （4）設(shè)計一個6位雙向移位寄存器 2、 實驗內(nèi)容與步驟 （1）根據(jù)VHDL語言描述輸入法編譯和波形仿真。 端口說明：預(yù)置數(shù)據(jù)輸入端：predata 脈沖輸入端：clk 移位寄存器輸出端：dout 工作模式控制端：M1，M0 左移串行數(shù)據(jù)輸入：ds1 右移串行數(shù)據(jù)輸入（低位向高位）：dsr 寄存器復(fù)位端：reset (2) 用QuartusII軟件編譯和波形仿真 (3) 工作模式控制表： M1 M0 模式 0 0 保持 0 1 右移 1 0 左移 1 1 預(yù)加載 三、實驗電路或者實驗源程序 源程序： 4、 實驗結(jié)果 前半段 后半段 實驗名稱 電子鐘的VHDL程序設(shè)計 實驗地點 理學(xué)樓210 實驗時間 2016.11.10 實驗成績 一、實驗?zāi)康募叭蝿?wù) 掌握QuartusII的VHDL語言描述輸入法 （1） 掌握VHDL語言描述輸入法 （2） 掌握VHDL語言 （3） 掌握VHDL語言描述和圖形設(shè)計的結(jié)合 （4） 設(shè)計一個含時、分、秒的時鐘 （5） 用QuartusII軟件編譯和波形仿真 二、實驗內(nèi)容與步驟 （1）設(shè)計電子鐘的VHDL程序 （2）根據(jù)VHDL語言描述輸入法編譯和波形仿真。 三、實驗電路或者實驗源程序 源程序： （1） 60進制（分和秒）： （2） 十進制VHDL： （3）六進制VHDL： （4）24進制（時）： （4） 電子時鐘頂層文件 四、實驗結(jié)果 實驗名稱 七段數(shù)碼顯示譯碼器設(shè)計 實驗地點 理學(xué)樓210 實驗時間 2016.11.24 實驗成績 一、實驗?zāi)康募叭蝿?wù) （1） 掌握使用并行下載程序 （2） 掌握數(shù)碼顯示的原理 （3） 掌握FPGA開發(fā)板的基本結(jié)構(gòu) （4） 設(shè)計一個能顯示1-9數(shù)字的程序，用數(shù)碼管顯示數(shù)字 二、實驗內(nèi)容與步驟 （1）設(shè)計譯碼器的VHDL程序（由計數(shù)器得到譯碼器的輸入值） （2）將VHDL程序下載到FPGA芯片中 （3）連接連線，觀察數(shù)碼顯示的結(jié)果（共陰數(shù)碼管） 3、 實驗電路或者實驗源程序 源程序： 4、 實驗結(jié)果 實驗名稱 預(yù)置分頻器實驗 實驗地點 理學(xué)樓210 實驗時間 2016.12.01 實驗成績 一、實驗?zāi)康募叭蝿?wù) （1） 掌握使用并行下載程序 （2） 掌握VHDL語言 （3） 掌握分頻器的設(shè)計方法 （4） 設(shè)計一個預(yù)置分頻器，用揚聲器測試分頻結(jié)果 （5） 掌握if語句 二、實驗內(nèi)容與步驟 （1）根據(jù)VHDL語言描述輸入法編譯和波形仿真 （2）將VHDL程序下載到FPGA芯片中 （3）連接連線，用揚聲器聽不同分頻數(shù)的聲音 三、實驗電路或者實驗源程序 源程序： 四、實驗結(jié)果 實驗名稱 交通燈控制器實驗 實驗地點 理學(xué)樓210 實驗時間 2016.12.12 實驗成績 一、實驗?zāi)康募叭蝿?wù) （1） 掌握使用并行下載程序 （2） 掌握VHDL語言 （3） 掌握時序邏輯電路的設(shè)計方法 （4） 設(shè)計一個交通燈控制器，用LED顯示控制過程 （5） 掌握使用process進程 二、實驗內(nèi)容與步驟 （1）根據(jù)VHDL語言描述輸入法編譯和波形仿真 （2）將VHDL程序下載到FPGA芯片中 （3）連接連線，模擬觀察交通燈控制的過程 三、實驗電路或者實驗源程序 （1）頂層模塊圖： （2） 數(shù)碼管VHDL: （3） 狀態(tài)VHDL: 四、實驗結(jié)果 實驗心得 在剛開始學(xué)習(xí)電子設(shè)計自動化那幾節(jié)課，我感覺這課程挺無聊的，各種型號、各種構(gòu)造、各種下載方式搞得我眼花繚亂。在第五章開始學(xué)習(xí)VHDL編程語法的時候，雖然聽得是很仔細(xì)，卻總是感覺并沒有真正了解。 當(dāng)開始安排實驗課程之后，才對這門課程有了更為深刻的認(rèn)識，這個科目是個更偏向于實踐的課程，自我感覺，實驗需要趕上理論課程，因為我覺得在實驗中，我能更全面的了解整個FPGA工程的構(gòu)造，就像是面向?qū)ο缶幊痰乃枷耄瘸橄蟪鲆粋€整體，在把各個方面的東西具體化，進而全面了解整個體統(tǒng)，而不是先把各個整體弄出來，然后再拼裝成一個整體。 事實證明，我的想法是對的。經(jīng)過第二個實驗之后，我覺得我已經(jīng)了解FPGA有了入門級的了解，并且書上的內(nèi)容就像是查看數(shù)據(jù)手冊一樣，簡單易懂。但是在做實驗之前，我只能像背課文一樣，把每個知識點牢記于心，這樣的效率和效果是極其低的。 所以，自我感覺，偏向?qū)嵺`類的科目不應(yīng)該只是盲目的把理論課程上好，更應(yīng)該在上課的同時開展實驗，雙管齊下，才能更有效果。