數(shù)字脈沖寬度調(diào)制技術(shù)的發(fā)展

《數(shù)字脈沖寬度調(diào)制技術(shù)的發(fā)展》由會(huì)員分享，可在線閱讀，更多相關(guān)《數(shù)字脈沖寬度調(diào)制技術(shù)的發(fā)展（15頁珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

數(shù)字脈沖寬度調(diào)制技術(shù)的發(fā)展摘要：數(shù)字脈沖寬度調(diào)制（DPWM，Digital Pulse Width Modulation）是數(shù)字控制功率變換電路的核心。DPWM 能產(chǎn)生開關(guān)功率器件的所需的開關(guān)控制信號(hào)，且具有易集成、開關(guān)頻率高、性能穩(wěn)定等特點(diǎn)。近年來，學(xué)者們?cè)趥鹘y(tǒng)的 DPWM 基礎(chǔ)上，提出新型的、性能更優(yōu)的電路結(jié)構(gòu)，致力于提高 DPWM 的分辨率和開關(guān)信號(hào)頻率，從而改善 DPWM 以及整個(gè)電源芯片的性能。本文概述了 DPWM 技術(shù)的發(fā)展。關(guān)鍵字：數(shù)字脈沖寬度調(diào)制；實(shí)現(xiàn)方案；設(shè)計(jì)目標(biāo)。Development of Digital Pulse Width ModulationAbstract DPWM(Digital Pulse Width Modulation) is the key module to digitally controlled power converter. DPWM generates necessary switch signal for power components with properties of the ability of integration, high switch signal frequency and stable performance. During past years, based on traditional DPWM structures, researchers have proposed novel and better structures, which increases resolution and switch frequency of DPWM. This paper outlines the development of DPWM: firstly, the principles and implementations of traditional DPWM are analyzed and some design objectives are concluded; then several novel implementations based on FPGA(Field Programmable Gate Array) are described; lastly, further details of performance and some solutions are given.Keywords DPWM, implementation, design objectives.1 引言電力電子技術(shù)是利用開關(guān)功率器件對(duì)電能進(jìn)行高效變換的技術(shù)。在電力電子技術(shù)的應(yīng)用中，功率變換電路的作用是將輸入的電能轉(zhuǎn)換為負(fù)載工作所需的電能，而實(shí)際電路的工作需要外加的一定頻率、占空比的開關(guān)控制信號(hào)。功率變換電路的控制器可以提供這樣的信號(hào)。而隨著電力電子技術(shù)的進(jìn)步，控制器起著日益重要的作用?？紤]一個(gè)具有代表性的由數(shù)字控制器控制的穩(wěn)壓器（VR, Voltage Regulator），圖 1 給出了穩(wěn)壓器的系統(tǒng)框圖。工作負(fù)載是一個(gè)數(shù)字處理芯片，如 FPGA、DSP（Digital Signal Processor）等。輸入電能是通過交流-直流變換電路變換產(chǎn)生的直流信號(hào)或者來自電池的直接供電。輸入電能通過框圖內(nèi)的直流-直流變換電路進(jìn)行處理，產(chǎn)生的輸出電能滿足芯片對(duì)輸入電壓、阻抗等特性的要求。直流-直流變換電路通常由開關(guān)功率器件、電感和電容構(gòu)成，常見的電路如 Buck 電路和 Boost 電路。位于框圖下方的數(shù)字控制器由模擬-數(shù)字轉(zhuǎn)換器（ADC,Analog-to-Digital Converter）、數(shù)字調(diào)制器（Digital Modulator）等部分組成。其中，ADC 采樣模擬的輸出電能信號(hào)，利用數(shù)字控制器內(nèi)的嵌入式微控制器或者 DSP 進(jìn)行運(yùn)算，再通過數(shù)字調(diào)制器產(chǎn)生功率器件的開關(guān)控制信號(hào)。圖 1. 由數(shù)字控制器控制的穩(wěn)壓器系統(tǒng)框圖數(shù)字控制器在電力電力技術(shù)的應(yīng)用中至關(guān)重要。以上面的系統(tǒng)為例。一方面，控制器為功率變換電路提供必需的開關(guān)控制信號(hào)，使電路內(nèi)的開關(guān)功率器件正常工作。脈沖寬度調(diào)制是指控制器保持開關(guān)信號(hào)的頻率不變，通過調(diào)節(jié)占空比來控制變換電路的工作狀態(tài)。PWM是最常用的控制信號(hào)調(diào)制技術(shù)。另一方面，控制器運(yùn)用控制理論對(duì)變換電路的輸出信號(hào)進(jìn)行調(diào)整。如框圖所示，控制器和變換電路構(gòu)成閉環(huán)系統(tǒng)。調(diào)整的作用在于滿足芯片對(duì)工作電壓的穩(wěn)定度、電流、等效阻抗等性能的要求。隨著半導(dǎo)體技術(shù)的進(jìn)步，集成電路集成度提高，帶來芯片性能的改變。與電源相關(guān)的主要是：芯片供電電壓下降，內(nèi)部的總寄生電容提高。這樣的發(fā)展趨勢(shì)對(duì)功率變換電路的性能帶來了挑戰(zhàn)。更小的供電電壓意味著更小的電壓誤差容限，即更好的電壓穩(wěn)定度。高度集成化要求整個(gè)功率變換系統(tǒng)盡量集成在電路母板上，即減小電容電感的元器件尺寸。根據(jù)電路的設(shè)計(jì)原則，只要提高開關(guān)控制信號(hào)的頻率fsw，就可以減小功率變換電路中電感、電容的尺寸。由于傳統(tǒng)的模擬控制系統(tǒng)控制精度差、頻率相應(yīng)差，已經(jīng)無法滿足實(shí)際應(yīng)用的需求，類似于上文中數(shù)字控制穩(wěn)壓器內(nèi)的數(shù)字控制模式使用的很普遍。其中，數(shù)字脈沖寬度調(diào)制是近年來研究的熱點(diǎn)。DPWM 之所以能流行，因?yàn)樗哂腥缦聝?yōu)勢(shì)：1. 易集成。模塊數(shù)字化，常用的模塊包括計(jì)數(shù)器、比較器、反相器，以及目前流行的FPGGA 內(nèi)已有的功能模塊。數(shù)字集成電路可以和其他芯片電路集成在一起，減小系統(tǒng)的總面積。2. 設(shè)計(jì)自動(dòng)化。常用的數(shù)字電路模塊可以利用硬件描述語言（HDL，Harddware Description Langguage）進(jìn)行編寫，寫入 FPGA 或 ASIC 等廣泛使用的數(shù)字處理芯片中。而 DSP 芯片的編程困難，且通常不易與其他數(shù)字模塊進(jìn)行集成，所以并不是 DPWM 的主流實(shí)現(xiàn)平臺(tái)。3. 工藝無關(guān)性。數(shù)字電路較模擬電路的最大優(yōu)勢(shì)在于功能的穩(wěn)定性。工藝導(dǎo)致的器件尺寸偏差不會(huì)對(duì)數(shù)字電路的功能造成影響。而模擬電路不僅受到工藝偏差的影響，同時(shí)對(duì)噪聲也十分敏感。本文作者通過閱讀 DPW 領(lǐng)域的一些具有影響力和代表性的外文文獻(xiàn)，對(duì) DPWM 的發(fā)展歷史進(jìn)行概述：首先，分析傳統(tǒng) DPWWM 的設(shè)計(jì)原理和實(shí)現(xiàn)方案，并總結(jié) DPWM 的設(shè)計(jì)目標(biāo)；在此基礎(chǔ)上，描述一些基于 FPGA 的新型實(shí)現(xiàn)方案；最后，簡述 DPPWM 更多的性能細(xì)節(jié)以及部分改善方法。2.DPWM的傳統(tǒng)實(shí)現(xiàn)方案DPWM 的實(shí)現(xiàn)方案多種多樣，但其實(shí)現(xiàn)原理是一致的，這將在 2.1 中進(jìn)行討論。而基于2.1 的原理，兩種最基本的實(shí)現(xiàn)方案分別在 2.2 和 2.3 中進(jìn)行討論和分析?；?2.2 和 2.3 中的基本方案，2.4 給出了一種混合型結(jié)構(gòu)的方案。最后，2.5 對(duì) DPWM 的設(shè)計(jì)目標(biāo)進(jìn)行了總結(jié)，為后文中一些新型的 DPWM 結(jié)構(gòu)的提出作了鋪墊。2.1 實(shí)現(xiàn)原理圖 1 中，數(shù)字控制器的 AD 部分采樣模擬輸出電壓信號(hào)Vout，通過數(shù)字處理芯片的運(yùn)算，得到 n 位的占空比控制序列 dn-1,0。序列 d 是 DPW 的輸入信號(hào)，控制 DPWM 產(chǎn)生具有相應(yīng)脈沖寬度的脈沖控制信號(hào)。DPWM 概念結(jié)構(gòu)框圖如圖 2 所示，振蕩器（OSC Oscillator）產(chǎn)生時(shí)鐘脈沖fs，即開關(guān)控制信號(hào)的頻率。時(shí)間量化器（Time Quanntizer）將一個(gè)周期的時(shí)間劃分為若干個(gè)以td為寬度的時(shí)間片。在一個(gè)周期剛開始時(shí)，DPWM 輸出信號(hào)被 RS 鎖存器置為高電平。d 序列作為數(shù)字比較器（Digital Comparatorr）的選擇閾值，在若干個(gè)時(shí)間片中選擇一個(gè)，在這個(gè)時(shí)間片后，DPW 輸出被置為低電平，從而產(chǎn)生了具有一定占空比的開關(guān)控制信號(hào)。圖 2. DPWWM 的概念結(jié)構(gòu)框圖2.2 計(jì)數(shù)器-比較器實(shí)現(xiàn)方案利用計(jì)數(shù)器和比較器（Counter-Compparator）實(shí)現(xiàn) DPWM 是最基本的實(shí)現(xiàn)方法。后續(xù)的電路均是以該方案為基礎(chǔ)進(jìn)行改進(jìn)和設(shè)計(jì)的。圖 3 給出了該方案實(shí)現(xiàn)的波形示意圖。計(jì)數(shù)器在基準(zhǔn)頻率為fclk的同步時(shí)鐘的作用下進(jìn)行循環(huán)計(jì)數(shù)。當(dāng)計(jì)數(shù)值小于占空比控制序列的值（閾值）時(shí)，DPWM 的輸出信號(hào)為高電平；當(dāng)計(jì)數(shù)值大于占空比控制序列的值時(shí)，DPWM 的輸出信號(hào)為低電平。由于占空比控制序列 d 的位寬為 n，具有2n個(gè)可能值，這反應(yīng)了數(shù)字控制系統(tǒng)的量化分辨率。分辨率越高，能產(chǎn)生的最小占空比越小。根據(jù)圖 3 可知，分率和頻率滿足關(guān)系式：其中，fclk為同步時(shí)鐘的頻率，fsw為開關(guān)控制信號(hào)的頻率，n 為 DPWM 的分辨率，根據(jù)上面的分析，n 即為占空比控制序列的位寬。圖 3. 計(jì)數(shù)器-定時(shí)器方案的波形示意圖目前的功率轉(zhuǎn)換電路需要提高開關(guān)信號(hào)的頻率fsww，以減小電路中電感和電容體積，提高集成度；另外，分辨率也是 DPWM 性能的重要考量，如 4.1 討論的極限環(huán)效應(yīng)。因此，提高分辨率和提高開關(guān)控制頻率是 DPWM 的設(shè)計(jì)目標(biāo)。但是，根據(jù)方程式(1)，這必然導(dǎo)致時(shí)鐘頻率的提高。產(chǎn)生更高的時(shí)鐘頻率需要額外的電路實(shí)現(xiàn)，從而加大系統(tǒng)的的功耗和芯片的面積，這是我們不愿意看到的。盡管利用計(jì)數(shù)器和比較器構(gòu)成的 DPPWM 電路具有時(shí)鐘頻率的設(shè)計(jì)限制，它具備兩個(gè)優(yōu)點(diǎn)：一個(gè)是結(jié)構(gòu)簡單，另一個(gè)是線性度好。DPWM 的線性度反映的是占空比控制序列 d 與開通脈沖寬度的線性程度。如圖 4 所示，以 d 為橫坐標(biāo)，輸出的占空比為縱坐標(biāo)，理想的DPW 產(chǎn)生的應(yīng)是一條直線，即線性度理想。而計(jì)數(shù)器-比較器實(shí)現(xiàn)方案具有很好的線性度。圖 4. 理想 DPWM 的線性度示意圖2.3 延遲線-多路選擇器實(shí)現(xiàn)方案為了提高 DPWM 的分辨率，基于計(jì)數(shù)器的方案需要很高的時(shí)鐘頻率，因此無法滿足應(yīng)用要求。學(xué)者們繼而提出了基于延遲線和多路選擇器（Delay Linne-Multiplexeer）的實(shí)現(xiàn)方案，如圖 5(a)所示。這個(gè)電路的延遲線結(jié)構(gòu)由級(jí)聯(lián)的緩沖器組成，它的不同層級(jí)的緩沖器輸出端具有不同的延遲，利用受 d 控制的2n轉(zhuǎn) 1 路多路選擇器即可得到相應(yīng)的時(shí)間片。圖 5(a)電路的延遲線工作在開環(huán)的模式下，這意味著我們需要外加一個(gè)振蕩器產(chǎn)生頻率為fs的基準(zhǔn)脈沖。當(dāng) d 最大時(shí)，應(yīng)選擇為滿占空比的輸出信號(hào)，因此延遲線的總延遲和必須和基準(zhǔn)脈沖的周期相等，這加大了設(shè)計(jì)的難度。同時(shí)，當(dāng)工藝偏差導(dǎo)致延遲線不同層級(jí)的緩沖器延遲不匹配時(shí)，電路的精確度下降。圖 5(b)電路通過閉環(huán)延遲線結(jié)構(gòu)解決了設(shè)計(jì)上的復(fù)雜度?；鶞?zhǔn)脈沖由延遲線本身震蕩產(chǎn)生，占空比的控制一定是匹配的而不需要設(shè)計(jì)。圖 5. 基于延遲線-多路選擇器的系統(tǒng)框圖延遲線-多路選擇器的方案可以提高 DPWM 分辨率，具體方法是增加延遲線的級(jí)數(shù)。按照閉環(huán)延遲線的設(shè)計(jì)方法，無需外加震蕩信號(hào)，系統(tǒng)功耗降低。這個(gè)方案的缺點(diǎn)是電路的線性度差，因?yàn)檠舆t線工作在非穩(wěn)態(tài)結(jié)構(gòu)，容易受到環(huán)境的干擾，產(chǎn)生不精確的脈沖寬度。2.4 混合型實(shí)現(xiàn)方案2.2 和 2.3 給出了兩種基本 DPWM 實(shí)現(xiàn)方案，分別是基于計(jì)數(shù)器-比較器和延遲線-多路選擇器的方案。兩者各有優(yōu)缺點(diǎn)。一種自然的想法是將兩種結(jié)構(gòu)混合起來，取得一種折中的設(shè)計(jì)方案。圖 6 給出了一種混合式的設(shè)計(jì)方案。圖 6. 混合型 DPWM 的系統(tǒng)框圖該框圖可以分為兩部分，一部分采用計(jì)數(shù)器-比較器結(jié)構(gòu)，對(duì)分辨率進(jìn)行粗調(diào)；另一部分采用延遲線-多路選擇器結(jié)構(gòu)，對(duì)分辨率進(jìn)行精調(diào)。實(shí)驗(yàn)中，學(xué)者采用 5 級(jí)振蕩器自激產(chǎn)生系統(tǒng)所需的時(shí)鐘信號(hào)（systeem clock），計(jì)數(shù)器為 3 位，即 DPW 的總分辨率為 8bit。實(shí)驗(yàn)結(jié)果顯示，產(chǎn)生的開關(guān)頻率達(dá)到 1MHz，系統(tǒng)時(shí)鐘為 8Mhz。由圖 7 可見，其占空比變化的線性度非常地好。2.5 DPWM 的設(shè)計(jì)目標(biāo)在討論了 2.2 和 2.3 的兩種經(jīng)典 DPWWM 實(shí)現(xiàn)方案后，我們可以總結(jié)出 DPWM 的設(shè)計(jì)目標(biāo)： 1. 高分辨率 n。即提高占空比控制序列的位寬 d，以得到更小的脈沖寬度，增加調(diào)整的靈活性。有時(shí)也用最小的脈沖寬度反映分辨率；2. 高開關(guān)控制信號(hào)頻率fsw。DPWM 控制器為功率變換電路提供開關(guān)控制性信號(hào)，fsw的M提高使得電路中的電感電容體積減??；3. 高線性度。線性度反映了 d 的控制精度；4. 低功耗低面積；5. 高穩(wěn)定性。目前，高分辨率高開關(guān)頻率已經(jīng)成為了設(shè)計(jì)者們最關(guān)心的參數(shù)。其原因主要有兩點(diǎn)：1. 應(yīng)用場(chǎng)合增多。各類新型半導(dǎo)體功率器件，如 SiC 和 GaaN 材料器件，允許更大的開關(guān)控制信號(hào)頻率，并具有改善的動(dòng)態(tài)特性；如上文提到的數(shù)字控制穩(wěn)壓器，需要更加精確的占空比以避免器件工作的誤差；2. 分辨率對(duì)控制器的特性影響很大。學(xué)者們研究發(fā)現(xiàn)，控制器的性能在分辨率不足時(shí)，會(huì)有一定的惡化，在文獻(xiàn)中被成為 limit cyclle56和 choke effect8。因此，高分辨率高開關(guān)頻率的 DPWM 模塊成為研究的主流。圖 7. 混合型 DPWM 的線性度測(cè)試結(jié)果3.DPWM 的新型設(shè)計(jì)方案隨著 FPGA 的發(fā)展與普及，更多的基于 FPGA 內(nèi)部模塊的設(shè)計(jì)方案被學(xué)者們提出。從下文可以發(fā)現(xiàn)，基于 FPGA 的實(shí)現(xiàn)思路較之傳統(tǒng) DWPM 更為簡潔。3.1，3.2 和 3.3 給出了三種典型的 FPGA 方案以說明問題。3.1 基于 DLL 的設(shè)計(jì)方案DLL（Delayy-Locked Loo ）是 FPGA 中管理時(shí)鐘信號(hào)的特殊模塊。它的功能是對(duì)時(shí)鐘信號(hào)的頻率進(jìn)行乘法或者除法從而得到一定頻率的時(shí)鐘輸出信號(hào)。DLL 還可以產(chǎn)生四路不同相移的時(shí)鐘信號(hào)，分別是相移 0、90、180、270。利用 DLL 頻率乘法功能，可以將 FPGA 的時(shí)鐘信號(hào)頻率乘 4，得到 DPWWM 的信號(hào)頻率。如圖 9 所示，輸入時(shí)鐘頻率為 32MHz，通過 DLL 后成為 128MHz，而 32MHz 還可以為控制器的其他部分作為時(shí)鐘基準(zhǔn)。這提高的時(shí)鐘的利用率。而 DLL 對(duì)該方案的主要貢獻(xiàn)在于它的另一個(gè)功能，即相位偏移功能。圖 8. 系統(tǒng)時(shí)鐘信號(hào)分配圖 9 給出該方案的具體實(shí)現(xiàn)框圖。它由同步模塊和異步模塊兩部分組成。其中，同步模塊與 2.2 中描述的計(jì)數(shù)器實(shí)現(xiàn)相似，不同點(diǎn)在于：它的比較器閾值由控制序列的高 n-2 位設(shè)置，即 dn-1,2。而 d 的低兩位用于異步模塊中選擇四路相移的時(shí)鐘信號(hào)，產(chǎn)生四分之一的信號(hào)，如圖 10 所示。這樣的好處是增加了 DPWM 的分辨率。其原理是：計(jì)數(shù)器產(chǎn)生的輸出信號(hào)為整數(shù)個(gè)最小分辨率的脈沖寬度信號(hào)，再疊加 03/4 個(gè)這樣的最小分辨率脈沖寬度，即產(chǎn)生 4 倍分辨率的脈沖信號(hào)。圖 9. 基于 FPGA DLL 模塊實(shí)現(xiàn)的同步異步混合DPWM結(jié)構(gòu)框圖圖 10. 四分之一信號(hào)的波形示意圖圖 11 改進(jìn)后的基于 FPGA DLL 模塊實(shí)現(xiàn)的同步異步混合 DPWM 結(jié)構(gòu)框圖盡管圖 9 方案的分辨率得到提高，但是卻具有一定的缺陷，即異步電路輸出的四分之一信號(hào)會(huì)產(chǎn)生延遲，導(dǎo)致輸出占空比精確度不足，如圖 10 所示。改善之后的電路如圖 11 所示。該方案利用 FFPGA 內(nèi)部的 DLL 模塊，以同步計(jì)數(shù)器和異步電路相混合的創(chuàng)新性結(jié)構(gòu)，實(shí)現(xiàn)了具有高分辨率（低于 2n ）的 DPWWM 電路。3.2 基于 DCM 的設(shè)計(jì)方案該方案使用了幾乎所有 FPGA 都擁有的 DCM（Digital Clock Manger）模塊。該方案的特點(diǎn)在于拋棄了異步模塊，而采用全同步的設(shè)計(jì)方法。異步電路不受同步時(shí)鐘的控制，容易產(chǎn)生信號(hào)毛刺，使 PWM 的性能不可靠。因此該方案采用全同步的電路實(shí)現(xiàn)。圖 12.基于 FPGA DCM 模塊實(shí)現(xiàn)的全同步 DPWM 結(jié)構(gòu)框圖圖 12 給出了系統(tǒng)框圖。該方案的優(yōu)點(diǎn)在于：分辨率可以達(dá)到 625ps；DCM 幾乎集成在 任何 FPGA 內(nèi)部，從而節(jié)省芯片的成本；同時(shí)，全同步的電路實(shí)現(xiàn)方法消除了異步電路的毛刺問題。但是，由于單個(gè) FPGA 內(nèi)的 DCM 數(shù)量有限，該方案適合于 WM 輸出端口較少的場(chǎng)合。3.3 基于 IODEELAYE1 的實(shí)現(xiàn)方案IODELAYE1（I/O delay element）模塊集成于 Xilinx 公司的 Virtex-6 系列 FPGA 內(nèi)。IODDELAYE1 的功能是對(duì)輸入信號(hào)產(chǎn)生一定的延遲，其延遲值由參考頻率控制。圖 10 給出實(shí)現(xiàn)框圖。該方案也是全同步的電路設(shè)計(jì)，分辨率達(dá)到 78ps，其特點(diǎn)在于：一定要實(shí)現(xiàn)高端的 Virtex-6 FPPGA，成本較高；由于 IIODELAYE11 的數(shù)量較多，該方案可以實(shí)現(xiàn)多輸出的PWM 信號(hào)輸出。圖 12.基于 FPG IODELAYE 模塊實(shí)現(xiàn)的全同步 DPWM 結(jié)構(gòu)框圖3.4 基于 FPGA 方案的總結(jié)由 3.13.3 給出的 FPGA 實(shí)現(xiàn)方案都利用了 FPGA 內(nèi)部的模塊。這些模塊與時(shí)鐘信號(hào)有關(guān)，可以對(duì)輸入時(shí)鐘信號(hào)進(jìn)行頻率的乘除和相位的偏移。方案 3.1 采用了同步異步混合式的結(jié)構(gòu)，容易差生信號(hào)的毛刺；而 3.2 和 3.3 采用全同步電路，消除了毛刺。基于 FPPGA 的方案具有如下優(yōu)點(diǎn)：1. 實(shí)現(xiàn)難度低?；?FPG 內(nèi)部固有的模塊進(jìn)行編程，無需外加元件；2. 分辨率高。利用 FPGA 可以實(shí)現(xiàn)更復(fù)雜的算法，因此大大提高了 DPWWM 的分辨率。3.5 FPGA 方案的限制和改進(jìn)方法基于 FPGA 方案的最大問題在于分辨率的極限。由于數(shù)字電路的時(shí)鐘分辨率受到硬件自身的限制，F(xiàn)PGA 方案的分辨率將會(huì)在未來達(dá)到一個(gè)瓶頸。有學(xué)者另辟蹊徑，提出一種基于兩級(jí) PWM 的 Double PWM 電路結(jié)構(gòu)，實(shí)現(xiàn)分辨率的進(jìn)一步提高。Double PWM 由一個(gè)低頻PWM 和一個(gè)高頻 PWM 構(gòu)成，后者產(chǎn)生開關(guān)信號(hào)，前者決定調(diào)制的頻率。開關(guān)頻率與調(diào)制頻率的比值記為 n。其設(shè)計(jì)原理可以由圖 13 進(jìn)行分析。假定 n= ，圖 13.(cc-1)所示波形的平均占空比為:對(duì)于圖 13.(c-22)所示波形的平均占空比為 D=Tk/T+2Tb/4T 等等。因此 Douuble PWM 的最小分辨率為:由式(3)可知，基于 Doubble PWM 的設(shè)計(jì)方法實(shí)現(xiàn)的分辨率是傳統(tǒng)的 n 倍。Double PWM的設(shè)計(jì)思路將會(huì)在今后 DPW 的設(shè)計(jì)中進(jìn)一步發(fā)展和完善。圖 13. (a) 傳統(tǒng) PWM 波形. (b)低頻 PWM 波形.(c)高頻 PWM 波形4. DPWM 的性能分析2 和 3 部分給出了一些 DPPWM 電路結(jié)構(gòu)的具體實(shí)現(xiàn)方案。學(xué)者們?cè)谘芯窟^程中，除了設(shè)計(jì)電路結(jié)構(gòu)實(shí)現(xiàn)性能的改善外，也探討了影響 DPW 性能的相關(guān)參數(shù)，性能的惡化原因以及性能改善的方法等。4.1 極限環(huán)（Limit Cycle）DPWM 希望控制功率變換電路產(chǎn)生穩(wěn)定電平的直流信號(hào)。然而，實(shí)際工作的數(shù)字控制直流-直流變換器會(huì)產(chǎn)生極限環(huán)效應(yīng)。圖 14 給出了數(shù)字控制的 Buuck 電路框圖。極限環(huán)指的是實(shí)際輸出的Vout除了有直流分量外，還有穩(wěn)定頻率震蕩的交流小信號(hào)，如圖 14(a)所示。極限環(huán)對(duì)控制器的控制性能產(chǎn)生了惡化，因?yàn)樨?fù)載電路需要穩(wěn)定的直流電壓。為了抑制極限環(huán)效應(yīng)，電路要滿足一組設(shè)計(jì)準(zhǔn)則，具體在7中給出。與 DPWM 相關(guān)的準(zhǔn)則是：DPWM 的分辨率比 ADC 至少高一位。如圖 14(a)所示，當(dāng) DPW 分辨率較低時(shí)，極限環(huán)效應(yīng)產(chǎn)生；如圖 14(b)當(dāng) DPW 滿足設(shè)計(jì)準(zhǔn)則，輸出電壓趨于穩(wěn)定。為了提高 DPWM 有效分辨率，利用數(shù)字 Dither 技術(shù)可以提高 DPWM 的有效分辨率，消除極限環(huán)效應(yīng)。使得低分辨率的 DPPWM可以利用在高分辨率場(chǎng)合。5 在實(shí)際設(shè)計(jì)中，兩種實(shí)現(xiàn)機(jī)制會(huì)導(dǎo)致極限環(huán)的產(chǎn)生：對(duì)輸出信號(hào)進(jìn)行異步采樣和對(duì)功率控制信號(hào)量化的過程。以某個(gè)特定的頻率對(duì)輸出信號(hào)同步采樣可以完全消除極限環(huán)的效果。圖 13. 數(shù)字控制的 Buck 直流-直流變換器圖 14. 極限環(huán)效應(yīng)示意圖，(a)DPWM 分辨率低于 ADC 分辨率(b)DPWM 分辨率是 AD 兩倍 54.2 Choke Effect對(duì)于典型的 DPWM 結(jié)構(gòu)，分析它能達(dá)到的最大開關(guān)信號(hào)頻率以及頻率與結(jié)構(gòu)參數(shù)的相互關(guān)系，對(duì)于設(shè)計(jì)是很有好處的。本文 2.3 給出的混合型實(shí)現(xiàn)方案。混合型 DPWM 的分辨率位寬可以劃分為兩部分，一部分是由計(jì)數(shù)器提供的粗調(diào)位寬 m 位，另一部分是由延遲線-多路選擇器提供的精調(diào)位寬 k 位。在文獻(xiàn)中，學(xué)者設(shè)計(jì)了一個(gè) 9 位分辨率（m+k=9）的 DPPWM作為研究對(duì)象。欲研究 DPW 開關(guān)頻率的限制，學(xué)者利用數(shù)字集成電路中的參數(shù) fanouut-of-4(FO4)分析DPW 系統(tǒng)的延遲值，F(xiàn)O4 可以表征系統(tǒng)的極限可處理頻率。9 分析顯示，基于計(jì)數(shù)器的 DPWM 最大開關(guān)頻率只能達(dá)到 0.39MHz，而基于延遲線-多路選擇器 的 DPWM 為7.755MHz。但是，性能折中的混合型 DPPWM 的開關(guān)頻率卻受到 choke effect 的限制，與理論預(yù)期不符。三種電路的開關(guān)頻率曲線如圖所示，m 和 k 的變化影響著開關(guān)頻率。對(duì)于混合型DPW ，可以劃分成四個(gè)工作區(qū)：當(dāng) m=0，k=9 時(shí)，結(jié)構(gòu)退化為延遲線-多路選擇器型；當(dāng)m=99，k=0 時(shí)，結(jié)構(gòu)退化為計(jì)數(shù)器型；當(dāng) k 在 1 到 3 之間，混合型頻率高于計(jì)數(shù)器型；但是，當(dāng) k 繼續(xù)升高，開關(guān)頻率卻達(dá)到瓶頸，即所謂的 choke effect。圖 15. 開關(guān)頻率受到 choke effect 的影響圖 16. 改進(jìn)的混合型 DPWM 結(jié)構(gòu)框圖為了改善混合型結(jié)構(gòu)的開關(guān)頻率特性，抑制 chokke effect 的影響，學(xué)者對(duì)電路結(jié)構(gòu)進(jìn)行改進(jìn)，如圖 16 所示。改進(jìn)之處在于：系統(tǒng)時(shí)鐘頻率由另外一個(gè)壓控振蕩器（VCO，Voltage Controlled Oscillator）產(chǎn)生。改進(jìn)后的結(jié)構(gòu)呈現(xiàn)出更好的開關(guān)頻率特性，如圖 17 所示，當(dāng)m=44 并且 k=5 時(shí)，開關(guān)頻率達(dá)到最大值為 8.27MHzz。同時(shí)，結(jié)構(gòu)的改進(jìn)使得電路的功耗降低。其不足之處在于芯片的面積增加。圖 17. 改進(jìn)后的 DPWM 開關(guān)頻率免受 Choke Effec 影響4.3 電磁干擾隨著開關(guān)頻率的升高，DPWM 的工作頻率隨之上升。半導(dǎo)體電路集成度的提高也使芯片內(nèi)部的元件和布線更加緊密。因此，DPWWM 受到日益嚴(yán)重的電磁干擾（EMII, Electromagnetic Interferences）。DPWM 系統(tǒng) EMI干擾較嚴(yán)重的部分為自激產(chǎn)生的時(shí)鐘信號(hào)和輸出的占空比調(diào)節(jié)精度。5 結(jié)語數(shù)字控制器對(duì)于電力電子技術(shù)的發(fā)展越來越重要。尤其是對(duì)穩(wěn)壓器要求高的場(chǎng)合，電能輸出的質(zhì)量直接影響負(fù)載的工作狀態(tài)。而隨著功率器件的不斷發(fā)展，允許的開關(guān)頻率將會(huì)進(jìn)一步提高，具有高分辨率高開關(guān)頻率的 DPWM 依然會(huì)是研究的熱點(diǎn)。在參閱數(shù)篇 IEEE 關(guān)于 DPWM 的文章之后，筆者發(fā)現(xiàn)電力電子是一個(gè)絕對(duì)的交叉學(xué)科，如數(shù)字電路的應(yīng)用，控制理論的應(yīng)用以及模數(shù)混合設(shè)計(jì)。因此，筆者認(rèn)為，電力電子在接下來的幾十年內(nèi)依然會(huì)呈現(xiàn)蓬勃的發(fā)展趨勢(shì)，并且會(huì)吸引各個(gè)領(lǐng)域的人才來完善電力電力的技術(shù)。很有可能在這個(gè)過程中，電力電子領(lǐng)域可以衍生出一些子領(lǐng)域，形成完善的和更為系統(tǒng)的電力電子科學(xué)，為人類的能源利用提供強(qiáng)有力的支持。參考文獻(xiàn)1 Angel Vladimirov Peterchev, “Digital PulseWidth Modulation Control in Power Electronic Circuits: Theory and Applications”O(jiān)nline. Available:http:/www.eecs.bberkeley.edu/Pubs/TechRRpts/2006/EECCS-2006-22.hhtml2 D. Navarro, O. Lucia, L. A. Baragan, J. I. Artigas, I. Uriza, O. Jimenez, “Synchronous FPGA-Based High-Resolution Implementations of Digital Pulse-Width Modulators”, IEEE Trans.Power Electron., Vol. 27, No. 5, pp. 25152525, May 2012. 3 S. C. Huerta, A. de Castro, O. Garcia, J. A. Cobos, “FPGA-based digital pulse-width modulator with time resolution under 2 ns”, IEEE Trans. Power Electron., Vol. 23, No. 6, pp.31353141, November 2008.4 A. Syed, E. Ahmed, D. Maksimovic, E. Alarcon, “Digital Pulse Width Modulator Architectures”, Proc. IEEE Power Electronics Specialists Conf. (PESC), Vol. 6, June 2004, Aachen, Germany, pp. 4689-4695.5 Angel V. Peterchev, Seth R. Sanders, “Quantization Resolution and Limit Cycling in Digitally Controlled PWM Converters”, IEEE Trans. Power Electron., Vol. 18, No. 1, pp. 301-308, January 2003.6 B. A. Mather, D. Maksimovic, “Quantization Effects and Limit Cycling in Digitally Controlled Single-Phase PFC Rectifiers”, Proc. IEEE Power Electronics Specialists Conf. (PESC), June 2008, pp. 1297-1303.7 B. J. Patella, A. Prodic, A. Zirger, D. Maksimovic, “High-Frequency Digital PWM Controller IC for DCDC Converters”, IEEE Trans. Power Electron., Vol. 18, No. 1, pp. 438-446, January 2003.8 Xiaopeng Wang, Xin Zhou, Jinseok Park, Rong Guo, Alex Q. Huang, “Analysis of Process-Dependent Maximal Switching Frequency, Choke Effect, and Its Relaxed Solution in High-Resolution DPWM”, IEEE Trans. Power Electron., Vol. 25, No. 1, pp152-157, January 2010.9 M. Horowitz. (2000). VLSI scaling for architects Online. Available: www-vlsi.stanford.edu/papers/VLSIScaling. pdf 2010.10 Li Peng, Yong Kang, Xuejun Pei, Jian Chen, “A Novel PWM Technique in Digital Control”, IEEE Trans. Power Electron., Vol. 54, No. 1, pp. 338-346, February 2007.11 E. Orieti, S. Sagini, P. Mataveli, G. Piazzi, “EMS Analysis on Digital Pulse Width Modulators”, 5th International Conference on Integrated Power Systems (CIPS), March 2008, pp. 1-6.