數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器

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1、西華大學(xué)課程設(shè)計(jì)說明書 數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器 摘 要：脈沖寬度調(diào)制(PWM),簡(jiǎn)稱脈寬調(diào)制，是利用微處理器等的數(shù)字輸出來對(duì)模擬電路進(jìn)行控制的一種非常有效的技術(shù)，廣泛應(yīng)用在從測(cè)量、通信到功率控制于變換的許多領(lǐng)域中。在本設(shè)計(jì)中設(shè)計(jì)了一種輸出頻率高、結(jié)構(gòu)簡(jiǎn)單、控制方便的數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器，脈沖的占空比及周期由兩個(gè)8位的預(yù)置輸入A、B確定。核心器件采用Altera公司的CPLD芯片，大大縮減了電路的體積，提高了電路的穩(wěn)定性，產(chǎn)生的PWM能達(dá)到較高的頻率。信號(hào)發(fā)生器輸出脈沖的占空比及周期可通過拔碼開關(guān)方便地改變。關(guān)鍵詞：脈沖寬度調(diào)制，信號(hào)發(fā)生器，CPLD Abstract: the pul

2、se width modulation (PWM), hereinafter referred to as the pulse width modulation is the use of microprocessors etc to the digital output to the analog circuit to control a very effective technology, widely used in measuring, from communication to power control to transform in many areas. In this des

3、ign design A kind of high frequency output, simple structure, convenient control numerical control pulse width modulation signal generator, the pulse of empty ratio and cycle by two of the eight preset input of A and B sure. The core device using Altera company CPLD chip, greatly curtailed the volum

4、e of the circuit, improve the stability of the circuit, and the resulting PWM can achieve higher frequency. The output pulse signal generator of empty ratio and cycle can be pulled through code switch convenient to change.Keywords: pulse width modulation, signal generator, CPLD 目 錄1、簡(jiǎn)介21.1 EDA簡(jiǎn)介21.2

5、 Verilog HDL簡(jiǎn)介21.3 QuartusII簡(jiǎn)介22、總體方案設(shè)計(jì)52.1設(shè)計(jì)內(nèi)容52.2設(shè)計(jì)方案比較52.3方案論證62.4方案選擇73、單元模塊設(shè)計(jì)83.1有源晶振電路83.2 供電電路93.3 PS配置電路103.4 八位計(jì)數(shù)器輸入電路113.5 D觸發(fā)器電路114、特殊器件的介紹124.1 CPLD器件介紹124.2 FPGA器件介紹124.3 EP1K30TC144器件介紹135、最小系統(tǒng)原理圖146、軟件實(shí)現(xiàn)156.1軟件設(shè)計(jì)156.2思考題擴(kuò)展177、系統(tǒng)仿真及調(diào)試197.1仿真197.2 調(diào)試208、總結(jié)228.1設(shè)計(jì)小結(jié)228.2設(shè)計(jì)收獲228.3設(shè)計(jì)改進(jìn)228.

6、4 致謝229 、參考文獻(xiàn)231.1 EDA簡(jiǎn)介 EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 1.2Verilog HDL簡(jiǎn)介 Verilog HDL是一種硬件描述語言（HDL:Hardw

7、are Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL和VHDL是目前世界上最流行的兩種硬件描述語言，都是在20世紀(jì)80年代中期開發(fā)出來的。前者由Gateway Design Automation公司（該公司于1989年被Cadence公司收購）開發(fā)。兩種HDL均為IEEE標(biāo)準(zhǔn)。1、3QartusII 軟件簡(jiǎn)介QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。Quartus

8、II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開發(fā)環(huán)境MAX+PLUSII的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera的QuartusII提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成組合環(huán)境。QuartusII設(shè)計(jì)工具完全支持VHDL、Verilog設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。QuartusII也可利用第三方的綜合工具

9、。同樣，QuartusII具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，QuartusII與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analsis & Synthesis）、適配器（Fitter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）、編輯數(shù)據(jù)接口（Compiler Database Inte

10、rface）等?？梢酝ㄟ^選擇Start Compilation來運(yùn)行所有的編譯器模塊，也可以通過選擇Start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇Compiler Tool（Tools菜單），在Compiler Tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。此外，QuartusII還包含許多十分有用的LPM（Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計(jì)中被大量使用，也可以與QuartusII普通設(shè)計(jì)文件一起使用。Altera提供的

11、LPM函數(shù)均基于Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些Altera特定器件的硬件功能，如各類片上存儲(chǔ)器、DSP模塊、LVDS驅(qū)動(dòng)器、PLL以及SERDES和DDIO電路模塊等。QuartusII編譯器支持的硬件描述語言有VHDL(支持VHDL87及VHDL97標(biāo)準(zhǔn))、Verilog HDL及AHDL(Altera HDL)。QuartusII支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與HDL混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后QuartusII的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。可以

12、使用QuartusII帶有的RTL Viewer觀察綜合后的RTL圖。QuartusII作為目前CPLD/FPGA開發(fā)工具理想的綜合、仿真軟件，具有許多優(yōu)良的特性。(1)繼承了MAX+PLUSII的優(yōu)點(diǎn)圖形輸入依然形象，圖形符號(hào)與MAX+PLUSII一樣符合數(shù)字電路的特點(diǎn)，大量74系列器件符號(hào)使能初學(xué)者在較短的時(shí)間里利用圖形編輯設(shè)計(jì)出需要的電路。文本輸入幾乎和MAX+PLUSII相同，而且在文本的每一行都有行號(hào)，使用語言編寫的電路清晰易讀。低層編輯仍然采用Chipview方式，引腳排列位置映射了實(shí)際器件引腳，只要簡(jiǎn)單地鼠標(biāo)拖放即可完成低層編輯。(2)支持的器件更多除了支持MAX3000、MAX

13、7000、FLEX6000、FLEX10KE、ACEX1K等MAX+PLUSII已經(jīng)支持的器件外，還支持PEX20K、APEX20KE、AREXII、EXCALIBUR-ARM、Mercury、Stratix等MAX+PLUSII下無法支持的大容量高性能的器件。(3)增加了網(wǎng)絡(luò)編輯功能QuartusII支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，包括支持基于Internet的協(xié)作設(shè)計(jì)，與Cadence、ExempiarLogi、mentorgraphics、Synopsys和Synpicity等EDA供應(yīng)商的開發(fā)工具相兼容。(4)提升了調(diào)試能力 QuartusII增加了一個(gè)新的快速適配編譯選項(xiàng)，可保留最佳

14、性能的設(shè)置，加快了編譯過程，可縮短50%的編譯時(shí)間，對(duì)設(shè)計(jì)性能的影響小。(5)不足之處軟件結(jié)構(gòu)龐大，使用復(fù)雜，不如MAX+PLUSII簡(jiǎn)單、易學(xué)易用。2、總體方案設(shè)計(jì)2.1設(shè)計(jì)內(nèi)容設(shè)計(jì)一個(gè)能夠均勻輸出給定占空比的脈沖寬調(diào)制信號(hào)，通過兩個(gè)可加載8位計(jì)數(shù)器lcnt8.v實(shí)現(xiàn)本設(shè)計(jì)。若初始時(shí)D觸發(fā)器輸出為高電平時(shí)， U1不能加載A，若已復(fù)位只能完成0到255的加計(jì)數(shù)，在計(jì)到255時(shí)產(chǎn)生輸出cao1，經(jīng)反相后異步清除d觸發(fā)器，經(jīng)反相后，ld1變高，使u1完成加載A，但只能保持加載狀態(tài)，直到u2計(jì)數(shù)完成，產(chǎn)生cao2使d觸發(fā)器輸出高電平，ld1變低，u1開始從A的加計(jì)數(shù)，計(jì)到255后，產(chǎn)生輸出cao1，

15、經(jīng)反相后異步清除d觸發(fā)器，如此循環(huán)。D觸發(fā)器輸出高電平使u2加載，但持續(xù)的高電平維持加載使u2計(jì)數(shù)狀態(tài)維持在B，只有當(dāng)d觸發(fā)器清除后，u2開始從B的加計(jì)數(shù)，計(jì)到255后產(chǎn)生輸出cao2，使D觸發(fā)器輸出為高電平，如此循環(huán)。2.2設(shè)計(jì)方案比較方案一：由單片機(jī)AT89S52來實(shí)現(xiàn)數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)，外圍電源采用+5V電源供電，時(shí)鐘由12MHZ的晶振產(chǎn)生，中央處理器由AT89S52單片機(jī)來完成，設(shè)計(jì)中高低電平持續(xù)時(shí)間由輸入A、B與255的差值控制。這種方案，結(jié)構(gòu)簡(jiǎn)單容易掌握，各部分電路實(shí)現(xiàn)起來都非常容易，在傳統(tǒng)的設(shè)計(jì)中也應(yīng)用得較為廣泛，技術(shù)成熟。其原理框圖如下圖2-1所示：AT89S52

16、單片機(jī)電源供電電路時(shí)鐘產(chǎn)生電路輸入A、B控制電路路PWM的輸出圖2-1單片原理實(shí)現(xiàn)框圖方案二：基于現(xiàn)場(chǎng)可編程邏輯門陣列FPGA，通過EDA技術(shù)，采用Verilog HDL硬件描述語言實(shí)現(xiàn)數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器設(shè)計(jì)。程序設(shè)計(jì)思想為：對(duì)輸入信號(hào)A、B采用不同的八位二進(jìn)制代碼表示高低電平持續(xù)時(shí)間，由時(shí)鐘上沿觸發(fā)加計(jì)數(shù)器進(jìn)行加計(jì)數(shù)功能，至于計(jì)數(shù)器u1、u2誰工作取決于其后接的D觸發(fā)器輸出的高低電平狀態(tài)，低電平使u1工作，高電平使u2工作。再通過組合邏輯電路輸出結(jié)果狀態(tài)。其原理框圖如下圖2-2所示： 圖2-2數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器電路控制框圖2.3方案論證通過方案一二的比較，可以看出方案一的設(shè)計(jì)

17、使用分立元件電路較為多，因此會(huì)增加電路調(diào)試難度，且電路的不穩(wěn)定性也會(huì)隨之增加，而采用FPGA芯片實(shí)現(xiàn)的電路，由于在整體性上較好，在信號(hào)的處理和整個(gè)系統(tǒng)的控制中,FPGA的方案能大大縮減電路的體積,提高電路的穩(wěn)定性。此外其先進(jìn)的開發(fā)工具使整個(gè)系統(tǒng)的設(shè)計(jì)調(diào)試周期大大縮短，一般來講，同樣的邏輯，基于FPGA要比基于單片機(jī)要快很多，因?yàn)樗鼈児ぷ鞯脑硎峭耆煌?。單片機(jī)是基于指令工作的，同樣的激勵(lì)到達(dá)單片機(jī)后，單片機(jī)首先要判斷，然后讀取相應(yīng)的指令，最后作出響應(yīng)，這每一步都是需要在單片機(jī)的時(shí)鐘驅(qū)動(dòng)下一步步的進(jìn)行。而基于FPGA則是把相應(yīng)的邏輯“暫時(shí)”固化為硬件電路了，它對(duì)激勵(lì)作出的響應(yīng)速度就是電信號(hào)從F

18、PGA的一個(gè)管腳傳播另一個(gè)管腳的傳播速度，當(dāng)然這指的是異步邏輯，同時(shí)電信號(hào)也要在芯片內(nèi)進(jìn)行一些柵電容的充放電動(dòng)作，但這些動(dòng)作都是非常非常快的。 2.4方案選擇結(jié)合現(xiàn)代測(cè)量技術(shù)的要求和精確，對(duì)其各個(gè)部件的性能提出了更高的要求，精確度是高于一切的，也是衡量一個(gè)器件的標(biāo)準(zhǔn)。在器件的合理使用和再度利用的考慮下，可編程的邏輯器件是占優(yōu)勢(shì)的，而且更方便，低功耗，體積小，結(jié)合本設(shè)計(jì)的要求及綜合以上比較的情況，我們選擇了基于FPGA的數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器的方案，即，選擇方案二。3、單元模塊設(shè)計(jì)本設(shè)計(jì)由現(xiàn)場(chǎng)可編程門陣列（FPGA）作為控制芯片，通過Vreilog HDL硬件描述語言設(shè)計(jì)，運(yùn)用自頂而下的設(shè)計(jì)

19、思想，按功能逐層分割實(shí)現(xiàn)層次化的設(shè)計(jì)。下面介紹主要模塊的功能及作用。3.1有源晶振電路有源晶振電路如下圖3-1所示：圖3-1有源晶振電路采用有源晶振作為時(shí)鐘信號(hào)源，有源晶振常用的為4個(gè)引腳，1-NC 、2-GND 、3-OUT、 4-VCC，它是一個(gè)完整的振蕩器，其內(nèi)部除了石英晶體外還有阻容軟件和晶體管，有源晶振信號(hào)質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡(jiǎn)單。主要是作為電源濾波，通常使用的為一個(gè)電容和電感組成的PI型濾波網(wǎng)絡(luò)，輸出端使用一個(gè)小阻值電阻過濾信號(hào)。串電阻可減小反射波，避免反射波疊加引起過沖，減少諧波以及阻抗匹配，減小回波干擾及導(dǎo)致的信號(hào)過沖。由于本設(shè)計(jì)所用的為20MHZ的晶振，而20M

20、Hz以下的晶體晶振基本上都是基頻的器件，穩(wěn)定度好，20MHz以上的大多是諧波的（如3次諧波、5次諧波等等），穩(wěn)定度差，因此我們選用基頻的器件，畢竟倍頻用的PLL電路需要的周邊配置主要是電容、電阻、電感，其穩(wěn)定度和價(jià)格方面遠(yuǎn)遠(yuǎn)好于晶體晶振器件。3.2 供電電路供電電路原理圖如下圖3-2所示：圖3-2供電電路原理圖本設(shè)計(jì)中使用到了三個(gè)電源，第一是+5V的電源，用于為上拉電阻提供電壓，該設(shè)計(jì)中用集成三端穩(wěn)壓器CW7805來得到，輸入電壓經(jīng)降壓，整流，濾波，穩(wěn)壓后得到+5V的電壓供本設(shè)計(jì)使用；第二是+3.3V電源，用于為FPGA芯片提供工作電壓，本設(shè)計(jì)中電源芯MIC29302來得到3.3 V輸入輸出引

21、腳工作電壓；第三是+2.5V電源，用于為FPGA芯片內(nèi)核工作提供電壓，本設(shè)計(jì)中電源芯片SPX1117M來得到+2.5V芯片工作的內(nèi)核電壓。在FPGA芯片管腳上，+2.5V電源必須接在內(nèi)核電源輸入端(VCCINT)上，而VCCIO是芯片輸入輸出引腳工作電源，根據(jù)輸入輸出的設(shè)備不同，可以接2.5 V、3.3 V或5.0 V。特別注意的是EPC1PC8的工作電壓必須為3.3V，且該配置芯片屬于Flash Memory閃存)器件，具有可擦寫的功能。3.3 PS配置電路配置電路如下圖3-3所示：圖3-3 配置電路原理圖配置電路采用被動(dòng)串行（PS）模式，為了利用ByteBlasterMV下載電纜配置EP1

22、K30TC144器件，3.3V的電源應(yīng)該接上拉電阻，電纜的VCC腳連到3.3V電源，而器件的VCCINT的引腳連接到相應(yīng)的2.5V,對(duì)于PS配置電路，器件的VCCIO引腳必須連接到2.5V。上拉電阻接到配置器件的電源端，這里接到了+5V電源端。nCE接到CONF_DONE端，OE接到nSTATUS端，Nint_CONF接到nCONFIG端，DCLK與DCLK相連接，DATA與DATA0相連接。nCEO引腳端懸空。3.4 八位計(jì)數(shù)器輸入電路8位計(jì)數(shù)器的原理圖如下圖5-4所示：圖3-4 8位計(jì)數(shù)器件原理圖此試驗(yàn)選用的是8位的計(jì)數(shù)器進(jìn)行加計(jì)數(shù)功能，從0加到255。計(jì)數(shù)器是數(shù)字系統(tǒng)中用的較多的基本邏輯

23、器件，它的基本功能是統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)，即實(shí)現(xiàn)計(jì)數(shù)操作，它也可用與分頻、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列等。例如，計(jì)算機(jī)中的時(shí)序發(fā)生器、分頻器、指令計(jì)數(shù)器等都要使用計(jì)數(shù)器。計(jì)數(shù)器的種類很多。按構(gòu)成計(jì)數(shù)器中的各觸發(fā)器是否使用一個(gè)時(shí)鐘脈沖源來分，可分為同步計(jì)數(shù)器和異步計(jì)數(shù)器；按進(jìn)位體制的不同，可分為二進(jìn)制計(jì)數(shù)器、十進(jìn)制計(jì)數(shù)器和任意進(jìn)制計(jì)數(shù)器；按計(jì)數(shù)過程中數(shù)字增減趨勢(shì)的不同，可分為加法計(jì)數(shù)器、減法計(jì)數(shù)器和可逆計(jì)數(shù)器；還有可預(yù)制數(shù)和可編計(jì)數(shù)器等等。3.5 D觸發(fā)器電路D觸發(fā)器的原理圖如下圖3-5所示：圖3-5 觸發(fā)器件原理圖D觸發(fā)器的輸入端由時(shí)鐘信號(hào)端clk、數(shù)據(jù)信號(hào)端、反相復(fù)位端CLRN和反相置位端PR

24、N組成，CLRN、PRN控制信號(hào)分別從方框小圓圈處輸入，表示低電平控制信號(hào)有效。D觸發(fā)器輸出端由兩個(gè)互為反相的Q端和Q端組成。D觸發(fā)器的D代表延遲或數(shù)據(jù)，它的輸出是發(fā)生在早于一個(gè)時(shí)鐘脈沖之前的D輸入的函數(shù)。在時(shí)鐘脈沖期間，在D輸入提供“1”會(huì)導(dǎo)致輸出變?yōu)?，否則輸出變?yōu)?。4、特殊器件的介紹4.1 CPLD器件介紹CPLD是Complex Programmable Logic Device的縮寫，它是有最早的PLD器件發(fā)展形成的高密度可編程邏輯器件，它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、保密性強(qiáng)、價(jià)格大眾

25、化等特點(diǎn)。 CPLD是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。許多公司都開發(fā)出了CPLD可編程邏輯器件。比較典型的就是Altera、Lattice、Xilinx世界三大權(quán)威公司的產(chǎn)品。如 Altera公司的MAXII器件，就是其極具代表性的一類CPLD器件，是有史以來功耗最低、成本最低的CPLD。MAX II CPLD基于突破性的體系結(jié)構(gòu)，在所有CPLD系列中，其單位I/O引腳的功耗和成本都是最低的。 Altera公司的

26、MAX7000A系列器件是高密度、高性能的EPLD，它是基于第二代MAX結(jié)構(gòu)，采用CMOS EPROM工藝制造的。該系列的器件具有一定得典型性，其他結(jié)構(gòu)都與此結(jié)構(gòu)非常的類似。它包括邏輯陣列塊、宏單元、擴(kuò)展乘積項(xiàng)、可編程連線陣列和IO控制部分。由于大多數(shù)CPLD是基于乘積項(xiàng)的“與或”結(jié)構(gòu)，故適合設(shè)計(jì)組合邏輯電路。4.2 FPGA器件介紹FPGA(FieldProgrammable Gate Array)可以達(dá)到比PLD更高的集成度，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展起來的，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。PLD器件和FPGA的主要區(qū)別在于PLD是通過修改具有固定內(nèi)連電路

27、得邏輯功能來進(jìn)行編程，而FPGA是通過修改一根或多根分割宏單元的基本功能塊的內(nèi)連線的布線來進(jìn)行編程。它一般由可嵌入式陣列塊（EAB）、邏輯陣列塊（LAB）、快速互聯(lián)通道(Fast Track)、IO單元（IOE）組成。Altera Cyclone II 采用全銅層、低K值、1.2伏SRAM工藝設(shè)計(jì)，裸片尺寸被盡可能最小的優(yōu)化。采用300毫米晶圓，以TSMC成功的90nm工藝技術(shù)為基礎(chǔ)，Cyclone II 器件提供了4,608到68,416個(gè)邏輯單元（LE），并具有一整套最佳的功能，包括嵌入式18比特x18比特乘法器、專用外部存儲(chǔ)器接口電路、4kbit嵌入式存儲(chǔ)器塊、鎖相環(huán)（PLL）和高速差分

28、I/O能力。Cyclone II 器件擴(kuò)展了FPGA在成本敏感性、大批量應(yīng)用領(lǐng)域的影響力，延續(xù)了第一代Cyclone器件系列的成功。由于FPGA是基于查找表（LUT）結(jié)構(gòu)的器件，且每個(gè)LAB由10個(gè)LE組成，一個(gè)LE由LUT和寄存器組成，適合于時(shí)序邏輯電路的設(shè)計(jì)。4.3 EP1K30TC144器件介紹ACEX1K器件是Altera公司在2000推出的2.5V低價(jià)格SRAM工藝FPGA結(jié)構(gòu)與10KE類似，帶嵌入式存儲(chǔ)塊（EAB）,部分型號(hào)帶PLL，主要有1K10、1K30、1K50、1K100等型號(hào)。EP1K30TC144器件中，EP1K表示器件類型，30表示器件內(nèi)有30K個(gè)邏輯門，T代表封裝類

29、型，C表示用途為商用，144表示管腳數(shù)為144。其引腳圖如圖4-3所示圖4-3 EP1K30TC原理圖5、最小系統(tǒng)原理圖整個(gè)設(shè)計(jì)用到的模塊組成的最小系統(tǒng)原理圖如下圖5-1所示：圖5-1最小系統(tǒng)原理圖本設(shè)計(jì)的電路實(shí)現(xiàn)是基于FPGA最小系統(tǒng)原理圖，再配以所需的外設(shè)。最小系統(tǒng)設(shè)計(jì)包含了時(shí)鐘產(chǎn)生電路模塊、PS程序下載配置電路模塊、電源電路模塊，右邊的是FPGA芯片EP1K30TC143器件。通過連線將各個(gè)模塊進(jìn)行連接成最小系統(tǒng)。由于本設(shè)計(jì)電路比較簡(jiǎn)單，外設(shè)比較少。將外設(shè)與最小系統(tǒng)進(jìn)行合理正確連接，即可實(shí)現(xiàn)本設(shè)計(jì)的電路原理要求。圖中將各外設(shè)模塊和芯片電路各對(duì)應(yīng)管腳進(jìn)行合理正確連接，即可實(shí)現(xiàn)本設(shè)計(jì)的電路原

30、理要求，A，B的輸入由程序來實(shí)現(xiàn)，在輸出端口，可以外接一個(gè)示波器，用來檢查電路是否輸出了脈沖寬度調(diào)制信號(hào)，以及占空比是否符合要求，用以驗(yàn)證電路的功能。6、軟件實(shí)現(xiàn)通過至頂向下（TOP-DOWN）的設(shè)計(jì)方法，我們對(duì)電路的設(shè)計(jì)要求作了分析，從電路要實(shí)現(xiàn)的功能著手，逐層分析電路設(shè)計(jì)的步驟，再具體到各個(gè)模塊的設(shè)計(jì)實(shí)現(xiàn)以及各模塊實(shí)現(xiàn)方案的選擇。從本設(shè)計(jì)的電路要求，通過兩個(gè)可加載8位計(jì)數(shù)器lcnt8.v實(shí)現(xiàn)本設(shè)計(jì)。6.1軟件設(shè)計(jì)設(shè)計(jì)程序如下: A、代碼頂層：模塊pwm_gn.v/PWM generatormodule pwm_gn(clk,rst_n,a,b,pwmout,ld1,ld2,cao1,cao

31、2); input clk;/system clock input rst_n;/reset input 7:0 a;/pulse width control input input 7:0 b;/pulse width control input output pwmout; output ld1,ld2,cao1,cao2;/only for observation, can be removed wire cao1; wire cao2; wire ld1; wire ld2; wire pwmout; reg pwmint;/intantiate two loadable 0255 c

32、ounter lcnt8 u1_lcnt8( .clk(clk), .rst_n(rst_n), .ld(ld1), .d(a), .cao(cao1); lcnt8 u2_lcnt8( .clk(clk), .rst_n(rst_n), .ld(ld2), .d(b), .cao(cao2);/two loadable counter control and reloading controlalways(posedge cao2 or posedge cao1) begin if (cao1=1b1) begin pwmint=1b0; end else if (cao2=1) begin

33、 pwmint=1b1; end end assign ld1=!pwmint; assign ld2=pwmint; assign pwmout=pwmint;endmoduleB、8位可加載計(jì)數(shù)器：lcnt8/8bit loadble increment countermodule lcnt8(clk,rst_n,ld,d,cao); input clk; input ld; input 7:0 d; input rst_n; output cao; reg 7:0 count; reg cao; always(posedge clk ) begin if (!rst_n) begin c

34、ount=8b00000000; end else if (ld) begin count=d; end else begin count=count+1b1; end end always(posedge clk) begin if (count=254) begin cao=1b1; end else begin cao=1b0; end endendmodule6.2思考題擴(kuò)展本設(shè)計(jì)電路中，脈沖調(diào)制信號(hào)的占空比由A，B與255的差值決定，擴(kuò)展電路的實(shí)現(xiàn)占空比由A，B的值決定，即高低電平持續(xù)時(shí)間由A，B來決定，具體電路由兩個(gè)八位可加載減計(jì)數(shù)器，D觸發(fā)器和非門等組成，八位可加載減計(jì)數(shù)器的程序

35、和仿真圖如下：程序：module subb(clk,rst_n,ld,d,cao); input clk; input ld; input 7:0 d; input rst_n; output cao; reg 7:0 count; reg cao; always(posedge clk ) begin if (!rst_n) begin count=8b11111111; end else if (ld) begin count=d; end else begin count=count-1b1; end end always(posedge clk) begin if (count=0)

36、begin cao=1b1; end else begin cao=1b0; end endEndmodule7、系統(tǒng)仿真及調(diào)試7.1仿真通過QuartusII軟件，我們進(jìn)行了仿真，其仿真波形如下圖所示：圖7-1 A=12，B=12的輸出波形圖7-2 A=136，B=128的輸出波形在圖7-1中，我們?cè)O(shè)置A=12，B=12。當(dāng)lcnt8：u1完成從12到255計(jì)數(shù)時(shí)cao1發(fā)生一個(gè)脈沖，D觸發(fā)器清零，變?yōu)榈碗娖?，lcnt8：u1又從12開始計(jì)數(shù)；當(dāng)lcnt8：u2完成從12到255計(jì)數(shù)時(shí)cao2發(fā)生一個(gè)脈沖，D觸發(fā)器置數(shù)為高電平，lcnt8：u2又開始從12到255計(jì)數(shù)；如此循環(huán)。圖7-2將A

37、設(shè)置為136，B為128，因此計(jì)數(shù)器將從136和128開始計(jì)數(shù)，從而調(diào)節(jié)了脈沖的寬度。在Quartus I I 6.0軟件中利用硬件描述語言描述電路后，用Tools/Netlist Viewers/RTL Viewer生成的對(duì)應(yīng)的電路圖如下：圖7-3 數(shù)控脈沖寬度調(diào)制信號(hào)發(fā)生器電路圖7.2 調(diào)試在QuartusII軟件中，通過對(duì)所設(shè)計(jì)的硬件描述語言代碼進(jìn)行波形仿真后，達(dá)到了預(yù)期效果，于是，我們?cè)谠撥浖线M(jìn)行下載配置設(shè)置。在Assignments菜單下選中Devices，在Family欄選擇ACEX1K，選中EP1K30TC144-2器件。再在Assignments菜單下選中Pins按照相應(yīng)要求

38、對(duì)管腳進(jìn)行鎖定。最后在Tools菜單下，選中Programmer，對(duì)配置方式進(jìn)行設(shè)置，這里選擇Passive Seril(PS)被動(dòng)串行模式。選擇好要下載的硬件設(shè)備后點(diǎn)擊Start即可開始編程下載了。調(diào)試過程為在線調(diào)試。在通過調(diào)試中，我們需要注意很多問題，現(xiàn)歸納如下：（1）在軟件上能實(shí)現(xiàn)仿真的程序不一定在硬件電路上就能運(yùn)行，原因有很多，這里是由于電路中的時(shí)鐘頻率不一定準(zhǔn)確，使輸出的代碼無法在示波器上正確的顯示出來，或者不能夠清晰的讀數(shù)等等問題。（2）調(diào)試中的實(shí)際問題需要考慮，要在不加電檢查電路板有無短路，元件焊接錯(cuò)誤。如果不認(rèn)真檢查在加電后就會(huì)導(dǎo)致器件因短路而被燒壞或者是輸出錯(cuò)誤、沒有任何輸出

39、等等一些問題的出現(xiàn)。在uartus軟件中則不能進(jìn)行正確的仿真，可以直接將程序下載到電路板上去調(diào)試。（3）加電后測(cè)試時(shí)鐘，供電、輸入信號(hào)等是否正確。對(duì)FPGA處理后的輸出信號(hào)測(cè)試，對(duì)整個(gè)板測(cè)驗(yàn)證所有功能。檢查計(jì)數(shù)器的計(jì)數(shù)時(shí)間和延遲時(shí)間是否和所要求的相同，輸出結(jié)果是否和在uartus里軟件仿真結(jié)果相同，如果不同就要進(jìn)行調(diào)試和檢查，找到真的問題并解決。8、總結(jié)8.1設(shè)計(jì)小結(jié)在本次設(shè)計(jì)中，我們完成本系統(tǒng)設(shè)計(jì)的要求及功能。在設(shè)計(jì)開始前我們對(duì)各個(gè)模塊進(jìn)行了詳細(xì)的分析和設(shè)計(jì)準(zhǔn)備工作，設(shè)計(jì)過程中，我們相互協(xié)調(diào)，積極參與完成各個(gè)技術(shù)實(shí)現(xiàn)的難點(diǎn)。8.2設(shè)計(jì)收獲通過本次設(shè)計(jì)，我們?cè)趯?duì)EDA這門技術(shù)上有了更深刻的認(rèn)識(shí)

40、，也從實(shí)踐的例子中去感受到了EDA設(shè)計(jì)給我們?cè)O(shè)計(jì)帶來的改變與進(jìn)步。我們不僅掌握QuartusII軟件的使用，與此同時(shí)，我們還對(duì)電子設(shè)計(jì)的思路有了更多的認(rèn)識(shí)。通過對(duì)EDA設(shè)計(jì)中的TOP-DOWN設(shè)計(jì)方式的運(yùn)用，體會(huì)到了對(duì)于一個(gè)大型系統(tǒng)的設(shè)計(jì)方案選取應(yīng)從頂向下的設(shè)計(jì)思路，這與傳統(tǒng)的至底向上的設(shè)計(jì)方式有很大改進(jìn)，且設(shè)計(jì)效率得到大大提高。8.3設(shè)計(jì)改進(jìn)由于時(shí)間倉促和我們自身水平有限，本設(shè)計(jì)在功能上也只是完成了一些基本功能，對(duì)于電路的可靠性，穩(wěn)定性等參數(shù)還未做過詳細(xì)的測(cè)試。實(shí)驗(yàn)采用FPGA來實(shí)現(xiàn)數(shù)控脈沖調(diào)制信號(hào)發(fā)生器的設(shè)計(jì)，對(duì)于FPGA器件和計(jì)數(shù)器的相關(guān)功能參數(shù)沒有準(zhǔn)確的測(cè)試。對(duì)于輸入控制高低電平的持續(xù)

41、時(shí)間由輸入A、B與255的差值控制的改進(jìn)，在A、B信號(hào)后接入555定時(shí)器來實(shí)現(xiàn)差值。8.4 致謝 通過黃老師的悉心指導(dǎo)，和同學(xué)的幫助下，我順利的完成了本次EDA課程設(shè)計(jì)。在此我要感謝電氣信息學(xué)院給了我們做EDA課程設(shè)計(jì)的機(jī)會(huì)，感謝我院老師們的幫助，使我們的知識(shí)得到了加深。在此要特別感謝黃勇老師，他能在繁重的工作下依然對(duì)我們傾心的指導(dǎo)，才使得我們的課程設(shè)計(jì)圓滿完成。9 、參考文獻(xiàn)1 謝自美 主編電子線路設(shè)計(jì).實(shí)驗(yàn).測(cè)試（第二版）M華中理工大學(xué)出版社，2003.102 姜宇柏，黃志強(qiáng)等，通信收發(fā)信機(jī)的verilog實(shí)現(xiàn)與仿真，機(jī)械工業(yè)出版社，2007 3 盧毅編著.VHDL與數(shù)字電路設(shè)計(jì)M.北京.科技大學(xué)出版，20014 張延偉等編.verilogHDL程序設(shè)計(jì)師李祥解M.人民郵電出版社，20085 潘軍、王國棟編VHDL使用教程電子科技大學(xué)出版社，20006 王金明 主編數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL（第三版）M電子工業(yè)出版社，2009.77 侯佰亨，顧新編著.VHDL硬件描述語言與實(shí)際應(yīng)用M.西安.西安電子社，20008 陳賾 主編CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程科學(xué)出版社，2005.824