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1、6.5.1 寄存器和位移寄存器 定義: 在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。,構成: 寄存器是由具有存儲功能的觸發(fā)器組構成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器。,分類: 按照功能的不同，寄存器分為基本寄存器和移位寄存器兩大類?；炯拇嫫髦荒懿⑿兴腿霐?shù)據(jù)，需要時也只能并行輸出。移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出等，十分靈活，用途廣泛。,1. 基本寄存器（P.279.）,寄存器存儲二進制數(shù)碼的時序電路組
2、件 集成數(shù)碼寄存器74LSl75 、74HC/HCT374內部電路：,原理： 因為Qn1D，所以無論寄存器中原來的內容是什么，只要送數(shù)控制時鐘脈沖CP上升沿到來，加在并行數(shù)據(jù)輸入端的數(shù)據(jù)D0D3，就立即被送進寄存器中，取代原有的數(shù)據(jù)，即有：,,,2、移位寄存器 移位寄存器不但可以寄存數(shù)碼，而且每輸入1個脈沖，寄存器中的數(shù)碼可向左或向右移動1位。 （1）右移寄存器（D觸發(fā)器組成的4位右移寄存器） 特點： 左觸發(fā)器輸出端直接接到右鄰觸發(fā)器的輸入端。,設移位寄存器的初始狀態(tài)為0000，串行輸入數(shù)碼DI=1101，從高位到低位依次輸入。其狀態(tài)表如下：,寄存器,在4個移位脈沖作用下，輸入的4位串行數(shù)碼
3、1101全部存入了寄存器中。這種輸入方式稱為串行輸入方式。由于右移寄存器移位的方向為DIQ0Q1Q2Q3，即由低位向高位移動，所以又稱為上移寄存器。,右移寄存器的時序圖：,（2）左移寄存器,特點： 右觸發(fā)器輸出端反饋到左鄰觸發(fā)器的輸入端。,（3） 8位移位寄存器74LS164,邏輯符號,A、B串行輸入數(shù)據(jù)端,異步清零端,CP 移位脈沖輸入端,QHQA為輸出端,3雙向移位寄存器 將右移寄存器和左移寄存器組合起來，并引入一控制端S便構成既可左移又可右移的雙向移位寄存器，參見P.285.簡化圖6.5.7 。,其中，DSR為右移串行輸入端，DSL為左移串行輸入端。,,當S=1時，D0=DSR、D1
4、=Q0、D2=Q1、D3=Q2，實現(xiàn)右移操作。,當S=0時，D0=Q1、D1=Q2、D2=Q3、D3=DSL，實現(xiàn)左移操作。,,3、集成雙向移位寄存器74194 74194為四位雙向移位寄存器。 DSL 和DSR分 別是左移和右移串行輸入。D0、D1、D2和D3是并 行輸入端。Q0和Q3分別是左移和右移時的串行輸 出端，Q0、Q1、Q2和Q3為并行輸出端。,74194的功能表（5種功能）：,表6.5.4,用途: 數(shù)字測量、數(shù)字運算、數(shù)字控制、 分頻、產(chǎn)生節(jié)拍脈沖和脈沖順序等。,定義: 在數(shù)字電路中，能夠記憶輸入脈沖個數(shù) 的電路稱為計數(shù)器。,組成: 因為觸發(fā)器有兩個穩(wěn)定狀態(tài)，可
5、用來表 示二進制的兩個代碼，即一個觸發(fā)器就 可構成一個二進制計數(shù)單元。所以，計 數(shù)器就是一組觸發(fā)器按一定規(guī)律組成的 數(shù)字電路。,6.5.2 計數(shù)器,計數(shù)器,二進制計數(shù)器,十進制計數(shù)器,N進制計數(shù)器,加法計數(shù)器,同步計數(shù)器,異步計數(shù)器,減法計數(shù)器,可逆計數(shù)器,加法計數(shù)器,減法計數(shù)器,可逆計數(shù)器,二進制計數(shù)器,十進制計數(shù)器,N進制計數(shù)器,,,,,,,種類:,,（觀察4位二進制自然進位碼， 悟各位數(shù)的進位規(guī)律?）,Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0
6、 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,1. 二進制計數(shù)器 （1）異步4位二進制加法計數(shù)器,圖 6.5.8,,,,,4個JK觸發(fā)器都接成T觸發(fā)器（ ）。,每當CP下降沿到來時，F(xiàn)F0的狀態(tài)翻轉1次； 每當Q0由1變0，F(xiàn)F1的狀態(tài)翻轉1次； 每當Q1由1變0，F(xiàn)F2的狀態(tài)翻轉1次； 每當Q2由1變0，F(xiàn)F3的狀態(tài)翻轉1次。,工作原理：,c. 由時序圖可以看出，Q0、Ql、Q2、Q3的周期分別是計數(shù)脈沖(CP)周期的2倍、4倍、8倍、16倍，因而計數(shù)器也可作為分頻器。,用“觀察法”畫出該電路的時序圖和
7、狀態(tài)圖。,分析并確認邏輯功能:a.由Q3輸出則為16進制計數(shù)器；b.并行輸出則為4位二進制加法計數(shù)器;, 典型異步4位集成二進制加法計數(shù)器74LS197,（2） 同步（3位二進制加法/減法）計數(shù)器（設計步驟）,選用3個CP下降沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。,狀態(tài)圖 或 狀態(tài)表,輸出方程：,時鐘方程：,選 器件,寫方程,時序圖,由時序圖可見:因JK觸發(fā)器是下降沿翻轉，故 FF0 每輸入一個脈沖翻轉一次,故應有,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,確定電路結構,FF1 在Q0=1時，在下一個CP下降 沿到來時翻轉，故應有,FF2 在Q0=Q
8、1=1時，在下一個CP下 降沿到來時翻轉，故應有,, 畫 電 路 圖,同步3位二進制加法計數(shù)器,同步3位二進制減法計數(shù)器,總之，設計思路如下: 由于同步計數(shù)器中有同一時鐘脈沖輸入，因此，它們的翻轉就由其輸入脈沖的狀態(tài)決定，即觸發(fā)器應該翻轉時，要滿足計數(shù)狀態(tài)的條件，不應翻轉時，要滿足狀態(tài)不變的條件，由此可見，利用T 觸發(fā)器構成同步二進制計數(shù)器很方便。,注意：若為同步二進制減法計數(shù)器， 則將加法電路圖中各Q端改接到Q非 端，其余不變。,FF0每輸入一個脈沖翻轉一次,其余各位是其前面所有低位均為1時，再來脈沖才翻轉。故FF0接成T觸發(fā)器、FF1、FF2FFn。都接成T觸發(fā)器。如前圖所示。,
9、Q3Q2Q1Q0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1,（3）同步4位集成二進制加法計數(shù)器74LS161/163,CO進位、CTT和CTP為使能、LD非為清零。 注意: 理解表6.5.6 74161功能表 （P.292.）,（4）同步雙4位集成二進制加法計數(shù)器CC4520,（5）同步4位集成二進制可逆計數(shù)器74LS191,（6） 同步4位集成二進制可逆計數(shù)器74LS193,當N
10、=2n時，就是前面討論的n位二進制計數(shù)器；,當N2n時，為非二進制計數(shù)器，如十進制、 七進制、十二進制計數(shù)器等。 非二進制計數(shù)器通常用集成計數(shù)器芯片構成， 構成方法通常為反饋清零法和反饋置數(shù)法；也有 采用分立元件用單個觸發(fā)器構成的，其 構成方法多為反饋阻塞法。,2. 非二進制計數(shù)器（P.295.）,N進制計數(shù)器又稱模N計數(shù)器。,A 8421BCD碼同步十進制加法計數(shù)器,用前面介紹的同步時序邏輯電路分析方法對該電路進行分析。 分析步驟如下: （1）寫出驅動方程,（2）將各驅動方程代入JK觸發(fā)器的特性方程，得各觸發(fā)器的狀態(tài)方程：,求出各JK觸發(fā)器的狀態(tài)方程,設初態(tài)為Q3Q2Q1Q0=0000，代
11、入狀態(tài)方程進行 計算，得狀態(tài)轉換表如表6.5.8所示。,（3）作狀態(tài)轉換表（也叫做狀態(tài)表）,表 6.5.8,（4）作狀態(tài)或時序圖,,,（5）檢查電路能否自啟動 由于電路中有4個觸發(fā)器，它們的狀態(tài)共有16組。 而在8421BCD碼計數(shù)器中只用了10組（有效狀態(tài)）。 其余6種狀態(tài)稱為無效狀態(tài)。 當由于某種原因，使計數(shù)器進入無效狀態(tài)時，如果 能在時鐘信號作用下，最終進入有效狀態(tài)，就稱該電 路具有自啟動能力。 用同樣的分析方法分別求出6組無效狀態(tài)下的 次態(tài)，得到完整的狀態(tài)轉換圖，如下頁所示。,可見，該計數(shù)器能夠自啟動。,B集成十進制計數(shù)器舉例,（1）8421BCD碼同步加法計數(shù)器74160,二進
12、制計數(shù)器的時鐘輸入端為CP1，輸出端為Q0； 五進制計數(shù)器的時鐘輸入端為CP2，輸出端為Q1、Q2、Q3。,74290包含一個獨立的1位二進制計數(shù)器和一個獨立的 異步五進制計數(shù)器。,CP1作時鐘脈沖輸入端，將Q0與CP2相連，Q0Q3作輸出 端，則74290變成8421BCD碼十進制計數(shù)器。,（2）二五十進制異步加法計數(shù)器74290,,74290的功能： 異步清零（無需CP控制） 異步置數(shù)（置9） 計數(shù),本 例,集成十進制異步計數(shù)器74LS90（引腳圖、邏輯符號）,集成十進制異步計數(shù)器74LS90（功能表）,（1）計數(shù)器的同步級聯(lián)。 例：用兩片4位二進制加法計數(shù)器74161采用同步級聯(lián)方式構
13、成的8位二進制同步加法計數(shù)器，模為1616=256。,3、集成計數(shù)器的應用,（2）計數(shù)器異步級聯(lián) 例：用兩片74191采用異步級聯(lián)方式構成8位二進制異步可逆計數(shù)器。,74160十進制計數(shù)器的引腳排列圖和功能表簡介,4任意進制計數(shù)器的構成方法,說明:何謂同步清零？ 須在CP作用下才能清零。,例1：用具有異步清零功能的十進制集成計數(shù)器74160和與非門組成6進制計數(shù)器。 （說明設計思路，畫出電路圖）,（1）異步清零法（反饋清零法:按n設計） 異步清零法適用于具有異步清零端的集成計數(shù)器。,（2）同步預置數(shù)法（反饋置數(shù)法）,同步預置數(shù)法適用于具有同步預置端的集成計數(shù)器。 例2：用具有同步預置功能的集
14、成計數(shù)器74160和與非門 組成的7進制計數(shù)器。,先將兩芯片采用同步級聯(lián)方式連接成100進制計數(shù)器，然后再用異步清零法組成48進制計數(shù)器。,解：因為N48，而74160為模10計數(shù)器，所以要用兩片74160構成此計數(shù)器。,例3： 用74160組成48進制計數(shù)器。,例4 : 某石英晶體振蕩器輸出脈沖信號的頻率為32768Hz，用74161組成分頻器，將其分頻為1Hz的脈沖信號。 如何分頻呢?,5.組成分頻器,前面提到，模N計數(shù)器進位輸出端輸出脈沖的頻率是輸入脈沖頻率的1/N，因此可用模N計數(shù)器組成N分頻器。,解： 因為32768=215，經(jīng)15級二分頻，就可獲得頻率為1Hz的脈沖信號。因此將四片74161級聯(lián)，從高位片（4）的Q2端輸出即可。,若從Q1端輸出，頻率是多少?,在前面介紹的11種集成計數(shù)器中，它們的清零及置數(shù)方式如下: 同步清零: 163 同步置數(shù)：163 160 161 異步清零: 192 193 197 160 161 190 191 90 CC4520 異步置數(shù)： 192 193 197 異步置9: 90,74190是單時鐘集成十進制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74191相同。 74192是雙時鐘集成十進制同步可逆計數(shù)器，其引腳排列圖和邏輯功能示意圖與74193相同。,
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