《《數(shù)字電路實(shí)訓(xùn)》課程設(shè)計(jì)-基于CPLD實(shí)驗(yàn)板的多功能數(shù)字鐘設(shè)計(jì).doc》由會(huì)員分享，可在線閱讀，更多相關(guān)《《數(shù)字電路實(shí)訓(xùn)》課程設(shè)計(jì)-基于CPLD實(shí)驗(yàn)板的多功能數(shù)字鐘設(shè)計(jì).doc（18頁(yè)珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。
1、數(shù)字電路實(shí)訓(xùn)基于CPLD實(shí)驗(yàn)板的多功能數(shù)字鐘設(shè)計(jì)姓 名 李祖均 徐接勛 徐國(guó)健 學(xué) 號(hào)：1006020103 1006020116 1006020102 班 級(jí)： 應(yīng)電101 指導(dǎo)教師： 左紅英 基于CPLD實(shí)驗(yàn)板的多功能數(shù)字鐘設(shè)計(jì)實(shí)訓(xùn)報(bào)告一、實(shí)訓(xùn)目的： 1、掌握數(shù)字電路系統(tǒng)的設(shè)計(jì)方法和技巧； 2、掌握數(shù)字電子鐘的分頻器、計(jì)時(shí)器等的設(shè)計(jì)及應(yīng)用； 3、掌握VHDL源程序的設(shè)計(jì)、編譯和錯(cuò)誤修改； 4、掌握的測(cè)試向量文件建立，仿真； 5、掌握硬件測(cè)試的方法和步驟； 6、掌握器件適配的方法，設(shè)計(jì)的下載，功能測(cè)試。 7、掌握?qǐng)F(tuán)隊(duì)協(xié)作和分工的技巧。二、實(shí)訓(xùn)要求1、 能進(jìn)行正常的時(shí)、分、秒計(jì)時(shí)功能，分別由6
2、個(gè)數(shù)碼管顯示24小時(shí)、60分鐘、60秒鐘的計(jì)數(shù)器顯示；2、能利用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)計(jì)時(shí)狀態(tài)下的“校時(shí)”與“校分”功能；3、能利用蜂鳴器做整點(diǎn)報(bào)時(shí)；4、完成電路設(shè)計(jì)后，用實(shí)驗(yàn)系統(tǒng)下載驗(yàn)證。附加功能：1、 能進(jìn)行鬧鐘的時(shí)、分的設(shè)置，分別由6個(gè)數(shù)碼管顯示24小時(shí)、60分鐘、60秒鐘的鬧鐘顯示；2、 能用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)鬧鐘下的“校時(shí)”與“校分”功能；3、能利用蜂鳴器做鬧鐘報(bào)時(shí)。三、實(shí)訓(xùn)過(guò)程1、數(shù)字時(shí)鐘系統(tǒng)的設(shè)計(jì)思路利用VHDL語(yǔ)言編程設(shè)計(jì)數(shù)字時(shí)鐘，要實(shí)現(xiàn)計(jì)時(shí)、調(diào)時(shí)、定時(shí)和顯示功能，應(yīng)首先設(shè)計(jì)一個(gè)分頻器，將實(shí)驗(yàn)板上所提供的50MHZ分成1HZ和10000HZ兩個(gè)不同的頻率，其中1HZ用來(lái)驅(qū)動(dòng)計(jì)數(shù)
3、器計(jì)時(shí)，調(diào)時(shí)和定時(shí)器的定時(shí)，10000HZ用來(lái)驅(qū)動(dòng)動(dòng)態(tài)掃描器。然后分別設(shè)計(jì)控制器，計(jì)時(shí)器，定時(shí)器，動(dòng)態(tài)顯示器和報(bào)時(shí)器。（在此次實(shí)訓(xùn)中，李祖均主要負(fù)責(zé)的是動(dòng)態(tài)顯示器和控制器的設(shè)計(jì)并對(duì)整個(gè)實(shí)驗(yàn)進(jìn)行編譯、仿真驗(yàn)證、修改錯(cuò)誤；徐接勛負(fù)責(zé)的定時(shí)器和報(bào)時(shí)器的設(shè)計(jì)并對(duì)整個(gè)實(shí)驗(yàn)硬件測(cè)試；徐國(guó)健負(fù)責(zé)的是分頻器和計(jì)數(shù)器的設(shè)計(jì)，還有編寫實(shí)訓(xùn)報(bào)告。）2、各個(gè)模塊的設(shè)計(jì)原理（VHDL語(yǔ)言）（1）分頻器設(shè)計(jì)思路：利用翻轉(zhuǎn)將實(shí)驗(yàn)板上所提供的50MHZ頻率分成占空比為50%，分別為1HZ和10000HZ兩個(gè)不同的頻率，其中1HZ用來(lái)驅(qū)動(dòng)計(jì)數(shù)器計(jì)時(shí)，調(diào)時(shí)和定時(shí)器的定時(shí)，10000HZ用來(lái)驅(qū)動(dòng)動(dòng)態(tài)掃描器。(該模塊由徐國(guó)健負(fù)責(zé)設(shè)計(jì)
4、)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY clk_div ISPORT(CLK:IN STD_LOGIC; F10000,F1:OUT STD_LOGIC);END clk_div;ARCHITECTURE ONE OF clk_div IS SIGNAL Q0:INTEGER RANGE 0 TO 2500; SIGNAL A0:STD_LOGIC:=0; SIGNAL Q3:INTEGER RANGE 0 TO 25000000; SIGNAL A3:STD_LOGIC:=0;BEGIN PROCESS(CLK,Q0) BEGIN I
5、F(CLKEVENT AND CLK=1) THEN IF(Q0=2499) THEN Q0=0; A0=NOT ;A0; F10000=A0; ELSE Q0=Q0+1;F10000=A0; END IF; END IF; END PROCESS; PROCESS(CLK,Q3) BEGIN IF(CLKEVENT AND CLK=1) THEN IF(Q3=24999999) THEN Q3=0; A3=NOT A3; F1=A3; ELSE Q3=Q3+1;F1clkclknull; end case; end process m2to1h; m24:process(clk) begin
6、 if (rising_edge(clk) then if (en=0 or (q0=3 and q1=2) then q0=0; q1=0; elsif(q0=9) then q0=0; q1=q1+1; else q0=q0+1; end if; end if; h2= conv_std_logic_vector(q0,4); h1clk1clk1null; end case; end process m2to1m;m60m:process(clk1) begin if (rising_edge(clk1) then if (en=0 or (q2=9 and q3=5) then q2=
7、0; q3=0; xm=1; elsif(q2=9) then q2=0; q3=q3+1; else q2=q2+1;xm=0; end if; end if; m2= conv_std_logic_vector(q2,4); m1= conv_std_logic_vector(q3,4); end process m60m;m60s:process(f1clk) begin if (rising_edge(f1clk) then if (en=0 or (q4=9 and q5=5) then q4=0; q5=0; xs=1; elsif(q4=9) then q4=0; q5=q5+1
8、; else q4=q4+1;xs=0; end if; end if; s2= conv_std_logic_vector(q4,4); s1= conv_std_logic_vector(q5,4); end process m60s;end one; 計(jì)時(shí)器有4個(gè)輸入端和6個(gè)輸出端，各個(gè)端口的作用為： 輸入端：(cht:調(diào)時(shí)間的時(shí)，高電平有效； ,cmt:調(diào)時(shí)間的分，高電平有效； f1clk:1HZ的頻率輸入，驅(qū)動(dòng)計(jì)時(shí)； en:計(jì)數(shù)器清零端，低電頻有效； 輸出端 h1：小時(shí)的十位； h2：小時(shí)的個(gè)位； m1：分鐘的十位； m2：分鐘的個(gè)位； s1：秒鐘的十位； s2：秒鐘的個(gè)位；（3）報(bào)
9、時(shí)器設(shè)計(jì)思路：報(bào)時(shí)器有整點(diǎn)報(bào)時(shí)和鬧鐘功能。對(duì)于整點(diǎn)報(bào)時(shí)，我們要對(duì)分和秒進(jìn)行比對(duì)，當(dāng)分鐘59m時(shí)，蜂鳴器從51s開始每隔兩秒報(bào)一次時(shí)，一共報(bào)五次時(shí)；對(duì)于鬧鐘，則需要對(duì)設(shè)定的時(shí)和分與正常計(jì)時(shí)進(jìn)行比對(duì)，相同時(shí)蜂鳴器則以每秒一次的頻率報(bào)時(shí)，共60s。（此模塊主要由徐接勛負(fù)責(zé)設(shè)計(jì)）library ieee;use ieee.std_logic_1164.all;entity bijiao isport(bell:out std_logic; f1:in std_logic; th1,th2,tm1,tm2,h1,h2,m1,m2,s1,s2:in std_logic_vector(3 downto 0)
10、; bh1,bh2,bm1,bm2:out std_logic_vector(3 downto 0);end bijiao;architecture one of bijiao is signal comput:std_logic; signal m:std_logic_vector(15 downto 0);begin m=m2&m1&s2&s1;bijiao:process(th1,th2,tm1,tm2,h1,h2,m1,m2) begin if(th1=h1 and th2=h2 and tm1=m1 and m2=tm2)then comput=1; bh1= th1; bh2= t
11、h2; bm1= tm1; bm2= tm2; else comput=0; bh1= th1; bh2= th2; bm1= tm1; bm2bellbellbellbellbellnull; end case; case(comput)is when1=bellnull; end case; end process naozhong_baoshi;end one;報(bào)時(shí)器有11個(gè)輸入端和5個(gè)輸出端，各個(gè)端口的作用為： 輸入端：f1:1HZ頻率輸入端，用來(lái)整點(diǎn)報(bào)時(shí)和鬧鈴； th1：定時(shí)器的小時(shí)的個(gè)位； th2：定時(shí)器的小時(shí)的十位； tm1：定時(shí)器的分鐘的個(gè)位； tm2：定時(shí)器的分鐘的十位； h
12、1：計(jì)時(shí)器的小時(shí)的個(gè)位； h2：計(jì)時(shí)器的小時(shí)的十位； m1：計(jì)時(shí)器的分鐘的個(gè)位； m2：計(jì)時(shí)器的分鐘的十位；S1：計(jì)時(shí)器的秒鐘的個(gè)位； S2：計(jì)時(shí)器的秒鐘的十位； 輸出端：bh1：定時(shí)器的小時(shí)的個(gè)位； bh2：定時(shí)器的小時(shí)的十位； bm1：定時(shí)器的分鐘的個(gè)位； bm2：定時(shí)器的分鐘的十位； bell:蜂鳴器信號(hào)。（4）定時(shí)器設(shè)計(jì)思路：定時(shí)器是定鬧鐘的時(shí)和分，相當(dāng)于一個(gè)分鐘模60計(jì)數(shù)器和一個(gè)時(shí)鐘模24計(jì)數(shù)器，它們由兩個(gè)端口控制，且互不影響。（此模塊主要由徐接勛負(fù)責(zé)設(shè)計(jì)）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arit
13、h.all;entity dingshiqi isport(f1,cha,cma: in std_logic; h2,h1:out std_logic_vector(3 downto 0); m2,m1:out std_logic_vector(3 downto 0);end dingshiqi;architecture one of dingshiqi is signal q0,q1:integer range 0 to 15; signal q2,q3:integer range 0 to 15; signal clk:std_logic; signal clk1:std_logic;be
14、ginm24:process(cha) begin case(cha)is when0=clkclknull; end case; end process m24;m24a:process(clk) begin if (rising_edge(clk) then if (q0=3 and q1=2) then q0=0; q1=0; elsif(q0=9) then q0=0; q1=q1+1; else q0=q0+1; end if; end if;h2= conv_std_logic_vector(q0,4); h1clk1clk1null; end case; end process
15、m60m;m60ma:process(clk1) begin if (rising_edge(clk1) then if (q2=9 and q3=5) then q2=0; q3=0; elsif(q2=9) then q2=0; q3=q3+1; else q2=q2+1; end if; end if; m2= conv_std_logic_vector(q2,4); m1= conv_std_logic_vector(q3,4); end process m60ma;end one;定時(shí)器有3個(gè)輸入端和4個(gè)輸出端，各個(gè)端口的作用為： 輸入端：f1：1HZ的頻率輸入，驅(qū)動(dòng)定時(shí)； cha：
16、定時(shí)間的時(shí)，高電平有效； cma：定時(shí)間的分，高電平有效； 輸出端：h1：小時(shí)的十位； h2：小時(shí)的個(gè)位； m1：分鐘的十位； m2：分鐘的個(gè)位； （5）控制器設(shè)計(jì)思路：控制器是對(duì)校時(shí)、定時(shí)和顯示的控制，考慮到實(shí)驗(yàn)板的輸入端口，用兩個(gè)端口分別控制校時(shí)器的時(shí)和分，同時(shí)還控制顯示器顯示定時(shí)時(shí)間；另外再用兩個(gè)端口控制計(jì)時(shí)器的校時(shí)、校分和控制顯示器顯示計(jì)時(shí)時(shí)間。（此模塊主要由李祖均負(fù)責(zé)設(shè)計(jì)）library ieee;use ieee.std_logic_1164.all;entity kzq isport(k:in std_logic; set:in std_logic; k1:in std_logi
17、c; set1:in std_logic; cht,cmt:out std_logic; cha,cma:out std_logic; en:out std_logic; sel:out std_logic);end kzq;architecture one of kzq is signal mi:std_logic_vector(1 downto 0); signal si:std_logic_vector(1 downto 0); signal sel_show:std_logic; signal sel_show1:std_logic; signal c:std_logic;begin
18、mi=k&set; sisel_show=1;cht=0;cmt=0;ensel_show=1;cht=1;cmt=0;ensel_show=1;cmt=1;cht=0;ensel_show=1;cht=0;cmt=0;ennull; end case; end process ;dingshi:process (si) begin case si is when11=sel_show1=0;cha=0;cma=0;csel_show1=0;cha=1;cma=0;csel_show1=0;cma=1;cha=0;csel_show1=0;cma=0;cha=0;cnull; end case
19、; end process ;m2to1:process(c) begin if(c=0)then sel=sel_show; else sel=sel_show1; end if; end process m2to1;end one;控制器有4個(gè)輸入端和6個(gè)輸出端，各個(gè)端口的作用為：輸入端：k：控制校時(shí)的時(shí)；set：控制校時(shí)的分；k1：控制定時(shí)的時(shí)；set1：控制定時(shí)的分；輸出端：cht：調(diào)時(shí)間的時(shí)，高電平有效；cmt：調(diào)時(shí)間的分，高電平有效；cha：定時(shí)間的時(shí)，高電平有效；cma：定時(shí)間的分，高電平有效；en：清零信號(hào)，低電平有效；sel：鬧鐘和計(jì)時(shí)時(shí)間的選擇信號(hào)。（6）動(dòng)態(tài)顯示器設(shè)計(jì)思路
20、：動(dòng)態(tài)顯示器是對(duì)計(jì)時(shí)時(shí)間和定時(shí)時(shí)間的動(dòng)態(tài)顯示，要對(duì)輸進(jìn)來(lái)的計(jì)時(shí)時(shí)間和定時(shí)時(shí)間進(jìn)行選擇，即需要一個(gè)二選一的數(shù)字選擇器，動(dòng)態(tài)顯示器顯示時(shí)需要對(duì)七段數(shù)碼管進(jìn)行段選和位選，則需要一個(gè)多路數(shù)字選擇器和一個(gè)七段顯示譯碼器，組合起來(lái)就是一個(gè)動(dòng)態(tài)顯示器。（此模塊主要由李祖均負(fù)責(zé)設(shè)計(jì)）library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity dtxs isport(clk:in std_logic; h1,h2,m1,m2,s1,s2,ah1,ah2,am1,am2,as1,as2:in std_logic_vect
21、or(3 downto 0); sel:in std_logic; weixuan:out std_logic_vector(7 downto 0); duanxuan:out std_logic_vector(7 downto 0);end dtxs;architecture one of dtxs is signal qq:std_logic_vector(3 downto 0); signal clk1: std_logic_vector(5 downto 0); signal q0:integer range 0 to 10; signal d0,d1,d2,d3,d4,d5,d6,d
22、7: std_logic_vector(3 downto 0); signal xian:std_logic_vector( 3 downto 0);beginm8:process(clk) begin if (clkevent and clk=1) then if (q0=7) then q0=0; else q0=q0+1; end if; end if; clk1weixuanweixuanweixuanweixuanweixuanweixuanweixuanweixuan null; end case; end process weixuan38;duanxuanyima:proces
23、s(qq) begin case qq is when0000=duanxuanduanxuanduanxuanduanxuanduanxuanduanxuanduanxuanduanxuanduanxuanduanxuanduanxuannull; end case; end process duanxuanyima;m8to1:process(clk1) begin case clk1 is when000000=qqqqqqqqqqqqqqqqnull; end case; end process m8to1;xianshi:process(h1,h2,m1,m2,s1,s2,ah1,a
24、h2,am1,am2,as1,as2) begin if(sel=1 )then d0=s1; d1=s2; d3=m1; d4=m2; d6=h1; d7=h2; else d0=as1; d1=as2; d3=am1; d4=am2; d6=ah1; d7=ah2; end if; xian=1110; d2=xian; d5=xian; end process xianshi; end one; 動(dòng)態(tài)顯示器有14個(gè)輸入端和2個(gè)輸出端，各個(gè)端口的作用為： 輸入端：clk:10000HZ輸入端，用來(lái)驅(qū)動(dòng)動(dòng)態(tài)顯示器； h1:計(jì)時(shí)器的小時(shí)的個(gè)位； h2:計(jì)時(shí)器的小時(shí)的十位； m1:計(jì)時(shí)器的分鐘的
25、個(gè)位； m2:計(jì)時(shí)器的分鐘的十位； s1:計(jì)時(shí)器的秒鐘的個(gè)位； s2:計(jì)時(shí)器的秒鐘的十位； ah1:報(bào)時(shí)器的bh1輸端； ah2:報(bào)時(shí)器的bh2輸出端； am1:報(bào)時(shí)器的bm1輸出端； am2:報(bào)時(shí)器的bm2輸出端； as1:計(jì)時(shí)器的秒鐘的個(gè)位； as2:計(jì)時(shí)器的秒鐘的十位； sel控制器的sel輸出端； 輸出端：duanxuan：驅(qū)動(dòng)七段顯示數(shù)碼管； weixuan：驅(qū)動(dòng)8個(gè)數(shù)碼管；3、下載測(cè)試（1）、編輯電路并進(jìn)行全程編譯（2）、引腳鎖定編譯；（3）、下載于CPLD實(shí)驗(yàn)板進(jìn)行功能測(cè)試；4、數(shù)字鐘設(shè)計(jì)的改進(jìn)我們?cè)趯?shí)驗(yàn)板進(jìn)行數(shù)字鐘功能測(cè)試時(shí)，發(fā)現(xiàn)在校時(shí)和定時(shí)時(shí)很難設(shè)定自己想要設(shè)置的時(shí)間，幾乎每
26、一次在控制端口閉合和斷開時(shí)，時(shí)間就會(huì)發(fā)生劇烈的跳變，這對(duì)于我們的校時(shí)和定時(shí)是非常不利的；開始時(shí)我們認(rèn)為這是程序的問(wèn)題，但當(dāng)我們分別對(duì)各模塊的程序進(jìn)行排查后，我們發(fā)現(xiàn)程序并沒(méi)有問(wèn)題，因此，我們暫時(shí)放下了這個(gè)問(wèn)題。后來(lái)我們從網(wǎng)上看到相關(guān)的論文才了解到這是開關(guān)在閉合和斷開時(shí)產(chǎn)生的干擾信號(hào)，所以我們決定在控制器的輸入端口分別加入一個(gè)消抖電路，如下圖所示：（此改進(jìn)由李祖均、徐國(guó)健和徐接勛共同完成） 轉(zhuǎn)化為元件和改進(jìn)后的總圖如下圖所示： 改進(jìn)555、實(shí)訓(xùn)的心得體會(huì)李祖均的實(shí)訓(xùn)心得體會(huì)：我覺(jué)得這次實(shí)訓(xùn)對(duì)我來(lái)說(shuō)，就是對(duì)我在過(guò)去一個(gè)學(xué)期里所學(xué)知識(shí)的一個(gè)總的考核。一個(gè)數(shù)字鐘的設(shè)計(jì)是一個(gè)系統(tǒng)的設(shè)計(jì)，它需要我們從系統(tǒng)
27、出發(fā)進(jìn)行設(shè)計(jì)，需要一定的邏輯思維；因?yàn)檫@次實(shí)訓(xùn)我們是以分組的形式進(jìn)行，所以組員之間如何協(xié)作也是我們必須要考慮的問(wèn)題。剛開始的時(shí)候，我和我的組員一樣，都會(huì)有一種無(wú)從下手的感覺(jué)，但慢慢的通過(guò)指導(dǎo)書和一些常識(shí)，我對(duì)數(shù)字鐘的設(shè)計(jì)有了一個(gè)大概輪廓，對(duì)數(shù)字鐘所需要的一些功能也進(jìn)行了大概的歸納和分類；我們通過(guò)討論決定以分模塊的形式來(lái)實(shí)現(xiàn)數(shù)字鐘的功能，這樣不僅可以使數(shù)字鐘的設(shè)計(jì)簡(jiǎn)單化，還可以方便我們組員的分工，我主要是負(fù)責(zé)控制器和動(dòng)態(tài)顯示器的設(shè)計(jì)。在對(duì)控制器和動(dòng)態(tài)顯示器的設(shè)計(jì)中，我覺(jué)得自己的收獲是很大的，它不僅使我對(duì)VHDL語(yǔ)言有了進(jìn)一步的認(rèn)識(shí)，還使我對(duì)書本知識(shí)有了更深的掌握，也學(xué)到了很多沒(méi)學(xué)過(guò)的知識(shí)，所以我
28、覺(jué)得這一次的實(shí)訓(xùn)是非常有意義的。徐接勛的實(shí)訓(xùn)心得體會(huì)： 這次的實(shí)訓(xùn)對(duì)于我來(lái)說(shuō)是一次挑戰(zhàn)，同時(shí)也讓我對(duì)數(shù)電產(chǎn)生了興趣，這次的實(shí)訓(xùn)不但需要用到學(xué)習(xí)了的知識(shí)，而且需要許多的擴(kuò)展的知識(shí)；需要我不斷的利用學(xué)習(xí)的知識(shí)不斷的容納與吸收。 剛開始我們是根據(jù)指導(dǎo)書的內(nèi)容，了解設(shè)計(jì)理念及思路。由于老師沒(méi)有告訴我們方法，所以剛開始的時(shí)候我們是無(wú)從下手的，經(jīng)過(guò)在網(wǎng)上查找?guī)追N不同的數(shù)字時(shí)鐘的程序，尋找他們的理念，在與所學(xué)的知識(shí)進(jìn)行比對(duì)，因?yàn)樗鶎W(xué)有限，所以進(jìn)度比較慢，需要不斷的進(jìn)行程序的修改與測(cè)試，這個(gè)過(guò)程對(duì)于我來(lái)說(shuō)是非常困難的，一個(gè)程序有可能只是小小的;就可能使程序失敗，一個(gè)程序的功能弄錯(cuò)就讓我們的整個(gè)的功能得不到表達(dá)
29、、或錯(cuò)誤。而且程序還有許多沒(méi)有學(xué)習(xí)的語(yǔ)句，只能一點(diǎn)點(diǎn)慢慢的理解或請(qǐng)教。這讓我學(xué)會(huì)了很多不懂得知識(shí) 本次的實(shí)訓(xùn)，讓我了解了很多，從簡(jiǎn)單的到復(fù)雜的過(guò)程，讓我學(xué)會(huì)了很多不懂得知識(shí)，也讓我知道了做事要細(xì)心，要不然很難做成功一件事情，這可能讓我以后可以少走許多的彎路，細(xì)心、堅(jiān)持是我本次實(shí)訓(xùn)的最大的收獲。 基于本次實(shí)訓(xùn)是合作制的，故我們是進(jìn)行分工合作的，我負(fù)責(zé)的是定時(shí)器和報(bào)時(shí)器主要是調(diào)試報(bào)時(shí)的時(shí)間差，即根據(jù)程序的理想時(shí)間與下載的后的時(shí)間差進(jìn)行對(duì)比，然后再進(jìn)行修改、調(diào)節(jié)。徐國(guó)健的實(shí)訓(xùn)心得體會(huì)：本次實(shí)訓(xùn)，我主要負(fù)責(zé)是分頻器和計(jì)時(shí)器的設(shè)計(jì)。通過(guò)這次數(shù)字時(shí)鐘的設(shè)計(jì)，我加深了對(duì)VHDL語(yǔ)言的理解和應(yīng)用，同時(shí)也深深感受到，除了理論知識(shí)的學(xué)習(xí)之外，還必須掌握更深一步的動(dòng)手能力，這樣才能把知識(shí)真正的知識(shí)掌握在手中。所以，這次實(shí)訓(xùn)的真正讓我把知識(shí)運(yùn)用到實(shí)踐中去，遠(yuǎn)比死記硬背的理論知識(shí)更有意義。
《數(shù)字電路實(shí)訓(xùn)》課程設(shè)計(jì)-基于CPLD實(shí)驗(yàn)板的多功能數(shù)字鐘設(shè)計(jì).doc
