2015計01班計算機組成原理復(fù)習(xí)重點白中英版

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1、計算機組成原理課程總結(jié) &復(fù)習(xí)考試要點 一、考試以講授過的教材中的內(nèi)容為主，歸納要點如下： 第1章-第2章 計算機概念 運算方法和運算器 （一）學(xué)習(xí)目標 1 .了解計算機的分類和應(yīng)用。 2 .掌握計算機的軟、硬件構(gòu)成。 3 .掌握計算機的層次結(jié)構(gòu)。 4 .掌握數(shù)的原碼、反碼、補碼的表示方法。 5 .掌握計算機中數(shù)據(jù)的定點表示和浮點表示方法，并熟練掌握各種表示方法下所能表示的數(shù)據(jù)的范圍。 6 .理解定點加法原理及其判斷溢出的方法。 7 . 了解計算機定點乘法、除法的實現(xiàn)方法。 8 . 了解浮點加法，乘法，除法的實現(xiàn)方法。 9 .理解ALU!算器的工作原理及其擴展方法。

2、（二）第1章學(xué)習(xí)內(nèi)容 第一節(jié)計算機的分類和應(yīng)用 要點：計算機的分類，計算機的應(yīng)用。 第二節(jié)計算機的硬件和軟件 要點：了解計算機的硬件構(gòu)成及各部分的功能；了解計算機的軟件分類和發(fā)展演變。 第三節(jié)計算機系統(tǒng)的層次結(jié)構(gòu) 要點：了解計算機系統(tǒng)的層次結(jié)構(gòu)。 （三）第2章學(xué)習(xí)內(nèi)容 第一節(jié)數(shù)據(jù)和文字的表示方法 要點：△定點數(shù)的表示方法，及其在原碼、反碼和補碼表示下的數(shù)值的范圍；△。浮點數(shù)的表示方法及其不同表示格式下數(shù)據(jù)的表示范圍；常 見漢字和字符的幾種表示方法； 第二節(jié)定點加法、減法運算 要點：△補碼加、減法及其溢出的檢測方法；二進制加法器和十進制加法器的邏輯構(gòu)成。 第三節(jié)定點乘法運

3、算 要點：原碼并行乘法原理；不帶符號的陣列乘法器；補碼并行乘法原理；。直接補碼陣列乘法器。 第四節(jié)定點除法運算 要點：理解原碼除法原理以及并行除法器的構(gòu)成原理。 第五節(jié)多功能算術(shù)/邏輯運算單元 要點：△ 74181并行進位運算器；74182進位鏈；△。多位ALU勺擴展。 第六節(jié)浮點運算運算和浮點運算器 要點：了解浮點加/減；浮點乘/除原理。 浮點存儲： 1 .若浮點數(shù)x的75礪準存儲格式為(41360000)16 ,求其浮點數(shù)的十進制數(shù)值。 解：將16進制數(shù)展開后，可得二制數(shù)格式為 0 100 00010 011 0110 0000 0000 0000 0000 S 階

4、碼(8位) 尾數(shù)(23位) 指數(shù) e二階碼-127=10000010-01111111=00000011=(3)10 包括隱藏位1的尾數(shù) 2 .M=1.011 0110 0000 0000 0000 0000=1.011011 于是有 x=(- 1)SX1.MX2e=+(1.011011) X23=+1011.011=(11.375)10 2. 將數(shù)(20.59375) 10轉(zhuǎn)換成754標準的32位浮點數(shù)的二進制存儲格式。 解:首先分別將整數(shù)和分數(shù)部分轉(zhuǎn)換成二進制數(shù)： 20.59375=10100.10011 然后移動小數(shù)點，使其在第1, 2位之間 10100.10011=

5、1.010010011 X24 e=4 于是得到： S=0, E=4+127=131, M=010010011 最后得到32位浮點數(shù)的二進制存儲格式為: 01000001101001001100000000000000=(41A4c000) X，真值表示為(非 IEEE754B準)：X = ( — 1)sX(1. M) ><2E 128 3. 假設(shè)由S, E, M三個域組成的一個32位二進制字所表示的非零規(guī)格化浮點數(shù) 問：它所表示的規(guī)格化的最大正數(shù)、最小正數(shù)、最大負數(shù)、最小負數(shù)是多少？ (1) 最大正數(shù) 0 1111 1111 111 1111 1111 1111 1111 1

6、111 … … --23、- X =[1 +(1 -2 )] X2 (2)最小正數(shù) 000 000 000000 000 000 000 000 000 000 00 x =1.0 X2 — 128 ⑶最小負數(shù) 111 111 111111 111 111 111 111 111 111 11 X = — [1 + (1 — 2 23)] X 2 ⑷最大負數(shù) 100 000 000000 000 000 000 000 000 000 00 x = — 1.0X2 -128 4.用源碼陣列乘法器、補碼陣列乘法器分別計算 xXy0 (1) x=1100

7、0 y=11111 (2) x=-01011 y=11001 (1)原碼陣列 x = 0.11011, y = -0.11111 符號位：x 0十v。= 0十1 = 1 岡原=11011, [y]原=11111 1 1 0 1 1 * 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 0 1 I [x*y]原=1 , 11 0100 0101 帶求補器的補碼陣列 [x]補=0 11011, [y] 補=1 00001 乘積符號位單獨運算0十1 = 1 尾數(shù)部分

8、算前求補輸出I X | = 11011, * 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 0 1 XX 丫= -0.1101000101 (2)原碼陣列 x = -0.11111, y = -0.11011 符號位：x 0十V。= 1十1 = 0 岡 補=11111, [y] 補=11011 1 1 1 1 1 *1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0

9、1 0 0 0 1 0 1 [x*y] 補=0,11010,00101 帶求補器的補碼陣列 岡 補=1 00001, [y] 補=1 00101 乘積符號位單獨運算1十1= 0 尾數(shù)部分算前求補輸出I X| = 11111, | y | =11011 1 1 1 1 1 *1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 1 0 1 XX 丫= 0.1101000101 5. 計算浮點數(shù)x+y、x-y x = 2 -101*(-0.010110), y = 2 -1

10、00*0.010110 [x]浮=11011,-0.010110 [y]浮=11100,0.010110 Ex-Ey=11011+00100=11111 [x]浮=11100,1.110101(0) x+y 1 1. 1 1 0 1 0 1 + 0 0. 0 1 0 1 1 0 0 0. 0 0 1 0 1 1 規(guī)格化處理：0.101100 階碼11010 x+y= 0.101100*2 x-y 1 1.1 1 0 1 0 1 + 1 1.1 0 1 0 1 0 1 1.0 1 1 1 1 1 規(guī)格化處理:1.011111 x-y=-0.100001*2 -6

11、階碼 -4 6. 設(shè)過程段Si所需的時間為p 11100 緩沖寄存器的延時為T ,線性流水線的時鐘周期定義為 T = max{ T i} + T I = T m+ T l 流水線處理的頻率為f = 1/ P。 一個具有k級過程段的流水線處理n個任務(wù)需要的時鐘周期數(shù)為Tk=k+(n —1), 所需要的時間為：T=Tk x r 而同時，順序完成的時間為：T= nxkx T k級線性流水線的加速比： *Ck = TL = n ? k Tk k +(n —1) 第3章多層次存儲器 一、學(xué)習(xí)目標 1 . 了解存儲器的不同分類及其各自的特

12、點。 2 .理解SRAM!DRAM儲單元的構(gòu)成及其存儲原理。 3 .掌握存儲器的擴展及其與CPU勺連接。 4 , 了解SRAM!DRAM不同特點，掌握DRA附刷新方法。 5 . 了解高性能主存儲器、閃速存儲器、高速存儲器的特點和工作原理。 6 .掌握CACHE儲器的基本原理及其地址映射過程。 二、學(xué)習(xí)內(nèi)容 第一節(jié)存儲器概述 要點：存儲器的分類，存儲器的分級結(jié)構(gòu)。 第二節(jié)隨機讀寫存儲器 要點：SRA睡本存儲元的存儲原理；△ SRA跛片的組成及其邏輯結(jié)構(gòu)；匕。SRAIMJ擴展； △OSRAMfCPU勺連接；理解DRAM本存儲元的存儲原理；△ DRAM片的組成及其邏輯結(jié)構(gòu)；△

13、 DRAM：刷新；了解EDRAM片的構(gòu)成及工作原理 ;了解閃存的工作原理及其特點。 第三節(jié)只讀存儲器和閃速存儲器 要點：了解只讀存儲器的工作原理；了解閃存的工作原理及其特點。 第四節(jié)高速存儲器 要點：了解高速存儲器的特點；了解雙端口存儲器的原理；了解多模塊交叉存儲器；相聯(lián)存儲器。 第五節(jié)Cache存儲器 要點：了解Cach由勺功能；△。掌握主存Cached勺地址映射：全相聯(lián)方式、組相聯(lián)方式和直接相聯(lián)方式。 *閃存：高性能、低功耗、高可靠性以及移動性 +1 譏‘ 9 0^0 編程操作：實際上是寫操作。所有存儲元的原始狀態(tài)均處“ 1”狀態(tài)，這是因為擦除操作時控制柵不加正電

14、壓。編程操作的目的是為存儲元的 浮空柵補充電子，從而使存儲元改寫成“ 0”狀態(tài)。如果某存儲元仍保持“ 1”狀態(tài)，則控制柵就不加正電壓。如圖 （a）表示編程操作時存儲元寫0 、寫1的情況。實際上編程時只寫0,不寫1,因為存儲元擦除后原始狀態(tài)全為1。要寫0,就是要在控制柵C上加正電壓。一旦存儲元被編程，存儲的 數(shù)據(jù)可保持100年之久而無需外電源。 讀取操作：控制柵加上正電壓。浮空柵上的負電荷量將決定是否可以開啟 MOS體管。如果存儲元原存1,可認為浮空柵不帶負電，控制柵上的 正電壓足以開啟晶體管。如果存儲元原存 0,可認為浮空柵帶負電，控制柵上的正電壓不足以克服浮動?xùn)派系呢撾娏?，晶體管不能開啟

15、導(dǎo)通。當 MOS 晶體管開啟導(dǎo)通時，電源V電供從漏極C?源極S的電流。讀出電路檢測到有電流，表示存儲元中存 1,若讀出電路檢測到無電流，表示存儲元中存 0 ,如圖(b)所示。 擦除操作：所有的存儲元中浮空柵上的負電荷要全部漠放出去。為此晶體管源極 劭口上正電壓，這與編程操作正好相反，見圖(c)所示。源極S 上的正電壓吸收浮空柵中的電子，從而使全部存儲元變成 1狀態(tài)。 *cache：設(shè)存儲器容量為32字，字長64位，模塊數(shù)m=4分別用順序方式和交叉方式進行組織。存儲周期 T=200ns,數(shù)據(jù)總線寬度為64位，總線 傳送周期=50ns。若連續(xù)讀出4個字，問順序存儲器和交叉存儲器的帶寬各是

16、多少 ？ 解：順序存儲器和交叉存儲器連續(xù)讀出 m=價字的信息總量都是： q=64bx 4=256b 順序存儲器和交叉存儲器連續(xù)讀出4個字所需的時間分別是： t2=mT=4X 200ns=800ns=8X 10-7s t1=T+(m- 1)=200ns+350ns=350ns=35X 10-7s 順序存儲器和交叉存儲器的帶寬分別是： W2=q/t2=256b+ (8 乂 10-7)s=320Mb/s W1=q/t1=256b+ (35 義 10-7)s=730Mb/s *CPUl行一段程序時，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知cache存取

17、周期為50ns,主存存取周期為250ns,求 cache/主存系統(tǒng)的效率和平均訪問時間。 解： h=Nc/ (Nc+Nm =1900/(1900+100)=0.95 r=tm/tc=250ns/50ns=5 e=1/(r+(1-r)h)=1/(5+(1- 5) 乂 0.95=83.3% ta=tc/e=50ns/0.833=60ns 公式 N, + N,” % =乃仁+ ( 1 —為"小 ； 產(chǎn)十 (1 —尸)Z? 小/乙 命111 ■■率 (/■iiwl1譬,主 存*系第光由J 平均S ㈣ 訪阿效率 < -iM-iit'1 j 內(nèi)羊『中j iS 座比 *存儲

18、器：已知某64位機主存采用半導(dǎo)體存儲器，其地址碼為 26位，若使用256Kx 16位的DRA跛片組成該機所允許的最大主存空間，并選用模 塊板結(jié)構(gòu)形式，問： (1)每個模塊板為1024KX 64位,共需幾個模塊板？ (2)個模塊板內(nèi)共有多少DRA跛片？ (3)主存共需多少DRAM片？ CPlft:何選擇各模塊板？ 226 64 J^64 26 64個模塊 (1)2 *64 220 * 64 -10 8 16 ⑵ 210* 28*16 每個模塊要16個DRA跛片 (3)64*16 = 1024 塊 由高位地址選模塊 *用16Kx 8位的DRAM片組成64Kx 32位存儲器，要求

19、： (1)畫出該存儲器的組成邏輯框圖。 (2)設(shè)存儲器讀/寫周期為0.5仙S, CP血1^S內(nèi)至少要訪問一次。試問采用哪種刷新方式比較合理？兩次刷新的最大時間問隔是多少？對全部存儲 單元刷新一遍所需的實際刷新時間是多少？ 解：(1)根據(jù)題意，存儲總?cè)萘繛?4KB故地址總線需16位。現(xiàn)使用16K*8位DRAM片，共需16片。芯片本身地址線占14位，所以采用位并聯(lián)與地址 串聯(lián)相結(jié)合的方法來組成整個存儲器，其組成邏輯圖如圖所示，其中使用一片 2: 4譯碼器。 (2)根據(jù)已知條件，CPUE 1us內(nèi)至少訪存一次，而整個存儲器的平均讀/寫周期為0.5us,如果采用集中刷新，有64us的死時間，

20、肯定不行如果 采用分散刷新，則每1us只能訪存一次，也不行所以采用異步式刷新方式。假定 16K*1位的DRA陳片用128*128矩陣存儲元構(gòu)成，刷新時只對128行進 行異步方式刷新，則刷新間隔為2ms/128 = 15.6us ,可取刷新信號周期15us。刷新一遍所用時間=15usX 128= 1.92ms 二i 4 1用碼 Ai5'J 第4章指令系統(tǒng) 一、復(fù)習(xí)目標 1 . 了解計算機指令系統(tǒng)的發(fā)展與性能要求。 2 .理解計算機指令格式的構(gòu)成形式，并能夠根據(jù)要求設(shè)計計算機指令格式。 3 ,熟練掌握計算機指令和數(shù)據(jù)的各種尋址方式。 4, 了解堆棧尋址方式的原理。 5

21、, 了解幾種典型指令的功能。 二、復(fù)習(xí)內(nèi)容 第一節(jié)指令系統(tǒng)的發(fā)展和性能要求 要點：了解計算機指令系統(tǒng)的相關(guān)概念，了解計算機對指令系統(tǒng)與性能要求。 第二節(jié)指令格式 要點：理解指令格式的構(gòu)成以及各部分的含義；△指令地址碼的擴展；△。指令格式設(shè)計。 第三節(jié)指令和數(shù)據(jù)的尋址方式 要點：△指令的尋址方式；△數(shù)據(jù)的尋址方式。 第四節(jié)堆棧尋址方式 要點：串聯(lián)堆棧的構(gòu)成和操作方法；存儲器堆棧的構(gòu)成和操作方法。 第五節(jié)典型指令 要點：指令的分類和各種類型的功能。 某計算機字長16位，主存容量為64K?,采用單字長單地址指令，共有40條指令，試采用直接、立即、變址、相對四種尋址方式設(shè)計指令

22、格式。 解：40條指令需占用操作碼字段（OP 6位，這樣指令余下長度為10位。為了覆蓋主存640行的地 址空間，設(shè)尋址模式（X） 2位，形式地址（D） 8位，其指令格式如下： 10 ? 8 7 C [OP i X \ I. 尋址模式定義如下： X= 0 0直接尋址 有效地址E=D （直接尋址為256個存儲單元） X= 0 1立即尋址D字段為操作數(shù) X= 1 0 變址尋址 有效地址E= （RX） +D （可尋址64Kt存儲單元） X= 1 1相對尋址 有效地址E= （P。+D （可尋址64Kt存儲單元） 其中RX^J變址寄存器（16位），PE程序計數(shù)器（16位），在變址和相對尋

23、址時，位移量 摭正可負。 例如：一種二地址RF?, R例指令結(jié)構(gòu)如下所示： 6 位 4 位 4 位 1 位 2 位 16 位 OP 源寄存器 目標寄存器 I x 偏移量D 其中源寄存器，目標寄存器都是通用寄存器，I為間接尋址標志位，x為尋址模式字段，D為偏移量字段，通過I , x, D的組合，可構(gòu)成R例尋址 方式的有效地址E。請在表中填出6種尋址方式相應(yīng)有效地址E的表達式。 尋址方式 I x 啟效地址E算法 說明 直接尋址 0 00 ? 相對尋址 0 01 ? PE程序計數(shù)器 變址尋址 0 10 ? Rx?變址寄存器 寄存器間接尋

24、址 1 11 ? R 為通用寄存器 間接尋址 1 00 ? 基址尋址 0 11 ? R叨基址寄存器 請在表中填出6種尋址方式相應(yīng)有效地址E的表達式 某微機的指令格式如下所示： 例如 15 10 9 8 7 0 OP X D 其中D是位移量，X是尋址特征位，具體定義如下： X=00為直接尋址，01為基地址尋址，10為相對尋址，11為變址尋址。 設(shè)(PC)=1234H, (X1)=0037H (基址),(X2)=1122H (變址),請確定下列指令的有效地址: (1) 4020H : (2) 2204H : (3) 1320H: (4)

25、 3525H: (5) 6721H: 第5章中央處理器 一、復(fù)習(xí)目標 1 . 了解CPU的功能和組成，理解并熟練掌握 CPU中各種寄存器的功能 2 .理解指令周期的基本概念。 3 .理解時序信號的體制、時序信號、機器周期、指令周期的形成過程。 4 .理解微程序控制思想，了解微程序控制器的構(gòu)成和各部分的功能。 5 .熟練掌握微程序設(shè)計技術(shù)，掌握微指令格式的形成過程。 6 , 了解硬布線控制器的工作原理。 7 .理解CPU的流水工作原理。 8 . 了解精簡指令系統(tǒng)和復(fù)雜指令系統(tǒng)各自的特點。 二、復(fù)習(xí)內(nèi)容 第一節(jié)CPU的功能和組成 要點：CPU的功能和組成；掌握CPU種的

26、各種寄存器的功能。 第二節(jié)指令周期 要點：指令周期的含義；指令周期的形成。 第三節(jié)時序產(chǎn)生器和控制方式 要點：時序信號的作用和體制；。時序信號產(chǎn)生器的構(gòu)成和工作原理；。機器周期和指令周期的形成。 第四節(jié)微程序控制器 要點：△理解微程序控制器的原理；△理解微指令和微程序含義。 第五節(jié)微程序設(shè)計技術(shù) 要點：△。掌握微指令的格式；△。熟練掌握微指令的幾種編碼方式；△。掌握微程序的形成。 第六節(jié)硬布線控制器 要點：了解硬布線控制的基本思想。 第七節(jié)流水CPU 要點：理解流水計算機系統(tǒng)組成；了解流水線中存才的主要問題：資源相關(guān)，數(shù)據(jù)相關(guān)，控制相關(guān)。 第八節(jié)RISC CPU

27、要點：了解RISC CPU和CISC CPU各自的特點。 * 微指令：直接表示法特點： 這種方法結(jié)構(gòu)簡單，并行性強，操作速度快，但是微指令字太 長，若微命令的總數(shù)為Nt,則微指令字的操作控制字段就要有 N立 。另外，在Nt微命令中，有許多是互斥的，不允許并行操作，將它 們安排在一條微指令中是毫無意義的，只會使信息的利用率下降。 * 編碼表示法特點：可以避免互斥，使指令字大大縮短，但增加 了譯碼電路，使微程序的執(zhí)行速度減慢 * 編碼注意幾點：字段編碼法中操作控制字段并非是任意的， 必須要遵循如下的原則： ①把互斥性的微命令分在同一段內(nèi)，兼容性的微命令分在不同 段內(nèi)。這樣不僅有助于提

28、高信息的利用率，縮短微指令字長，而且有助于充分利用硬件所具有的并行性，加 快執(zhí)行的速度。 ②應(yīng)與數(shù)據(jù)通路結(jié)構(gòu)相適應(yīng)。 ③每個小段中包含的信息位不能太多，否則將增加譯碼線路的復(fù)雜性和譯碼時間。 ④一般每個小段還要留出一個狀態(tài)，表示本字段不發(fā)出任何微命令。因此當某字段的長度為三位時，最多只能表示七個互斥的微命令，通常用 000表示不操作。 * 水平型微指令和垂直型微指令的比較 (1)水平型微指令并行操作能力強，效率高，靈活性強，垂直型微指令則較差。 (2)水平型微指令執(zhí)行一條指令的時間短，垂直型微指令執(zhí)行時間長。 (3)由水平型微指令解釋指令的微程序，有微指令字較長而微程序短的特點。

29、垂直型微指令則相反。 ⑷水平型微指令用戶難以掌握，而垂直型微指令與指令比較相似，相對來說，比較容易掌握。 *微地址寄存器有6位(^A5- pA0),當需要修改其內(nèi)容時，可通過某一位觸發(fā)器的強置端 SW其置“ 1”。現(xiàn)有三種情況： ⑴ 執(zhí)行“取指”微指令后，微程序按IR的O*段(IR3-IR0)進行16路分支； (2)執(zhí)行條件轉(zhuǎn)移指令微程序時，按進位標志 C的狀態(tài)進行2路分支； ⑶ 執(zhí)行控制臺指令微程序時，按IR4, IR5的狀態(tài)進行4路分支。 請按多路轉(zhuǎn)移方法設(shè)計微地址轉(zhuǎn)移邏輯。 答：按所給設(shè)計條件，微程序有三種判別測試，分別為 P1, P2, P3o由于修改以A5- pA0內(nèi)容

30、具有很大靈活性，現(xiàn)分配如下: ⑴ 用P1和IR3-IR0修改仙A3仙A0; （2）用P牙DC修改a A0; ⑶用P琳口舊5, IR4修改a A5, a A4 另外還要考慮時間因素T4（假設(shè)CP的期最后一個節(jié)拍脈沖），故轉(zhuǎn)移邏輯表達式如下： pA5=P3? IR5 - T4 pA4=P3? IR4 ? T4 ^A3=P1- IR3 ? T4 ^A2=P1- IR2 ? T4 ^A1=P1- IR1 ? T4 ^A0=P1- IR0 - T4+P2- C- T4 由于從觸發(fā)器強置端修改，故前5個表達式可用“與非”門實現(xiàn)，最后一個用“與或非”門實現(xiàn)。 *某機有8條微指令I(lǐng)1-

31、I8 ,每條微指令所包含的微命令控制信號如下表所示。 懂命令信號 ?指令 11 f* e t/ r / Jt A i j V 7 7 7 7 L ; ; y a/ Md - ? 1 V- b v1 h y y 7 I ? _ ____ ■ ( _ U h 7 J 7 7 7 k LI 1 一 | K a-j分別對應(yīng)10種不同性質(zhì)的微命令信號。假設(shè)一條微指令的控制字段為 8位，請安排微指 令的控制字段格式。 四個微

32、命 解：經(jīng)分析，（d, i, j ）和（e,f, h ）可分別組成兩個小組或兩個字段，然后進行譯碼，可得六個微命令信號，剩下的 a, b, c, g 令信號可進行直接控制，其整個控制字段組成如下： * * * * a b c g 01d 01e 10 i 10f 11j 11 h *流水線（IF Instruction Fetch 取指 ID Instruction Decode 指令譯碼 EX Execution 執(zhí)行 WB結(jié)果寫回） *今有4級流水線分別完成取值、指令譯碼并取數(shù)、運算、送結(jié)果四步操作，今假設(shè)完成各步操作的時間依次為 100ns,10

33、0ns,80ns,50ns (2)若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第二條指令要推遲多少時間進行。 (3)如果在硬件設(shè)計上加以改進，至少需推遲多少時間？ (1)流水線的操作周期應(yīng)按各步操作的最大時間來考慮，即流水線時鐘周期性 max。100ns (2)遇到數(shù)據(jù)相關(guān)時，就停頓第2條指令的執(zhí)行，直到前面指令的結(jié)果已經(jīng)產(chǎn)生，因此至少需要延遲 2個時鐘周期。 (3)如果在硬件設(shè)計上加以改進，如采用專用通路技術(shù)，就可使流水線不發(fā)生停頓。 第6章總線系統(tǒng) 一、學(xué)習(xí)目標 1 .正確理解總線的基本概念，了解總線的連接方式和內(nèi)部結(jié)構(gòu)。 2 .正確理解總線接口的功能。 3

34、 .掌握總線的仲裁、定時和數(shù)據(jù)傳送模式。 4 .了解ISA, EISA, VESA PCI總線的功能和特性。 二、學(xué)習(xí)內(nèi)容 第一節(jié)總線的概念和結(jié)構(gòu)形態(tài) 要點：理解總線的功能和分類；△了解總線的幾種連接方式；了解總線的內(nèi)部結(jié)構(gòu)。 第二節(jié)總線接口 要點：理解總線接口功能。 第三節(jié)總線的仲裁、定時和數(shù)據(jù)傳送模式 要點：。掌握總線的仲裁方式及其實現(xiàn)；了解總線的定時方式以及各自的特點。 第四節(jié)PCI總線 要點：了解PCI總現(xiàn)在計算機中的作用以及特點。 總線定義：總線是構(gòu)成計算機系統(tǒng)的互聯(lián)機構(gòu)，是多個系統(tǒng)功能部件之間進行數(shù)據(jù)傳送的公共通路。借助于總線連接，計算機在各系統(tǒng)功能部 件之

35、間實現(xiàn)地址、數(shù)據(jù)和控制信息的交換，并在爭用資源的基礎(chǔ)上進行工作。 總線分類：內(nèi)部總線：CPUJ部連接各寄存器及運算器部件之間的總線。 系統(tǒng)總線：CPU口計算機系統(tǒng)中其他高速功能部件相互連接的總線。 I/O總線：CP莊口中低速I/O設(shè)備相互連接的總線。 總線特性： 物理特性：總線的物理連接方式（根數(shù)、插頭、插座形狀、引腳排列方式等） 。功能特性：每根線的功能。電氣特性：每根線上 信號的傳遞方向及有效電平范圍。時間特性：規(guī)定了每根總線在什么時間有效。 總線帶寬：總線帶寬定義為總線本身所能達到的最高傳輸速率，它是衡量總線性能的重要指標。 cpu北橋pci南橋isa 之間相互連通 通過橋

36、CPU、線、系統(tǒng)總線和高速總線彼此相連。橋?qū)嵸|(zhì)上是一種具有緩沖、轉(zhuǎn)換、控制功能的邏輯電路。 多總線結(jié)構(gòu)體現(xiàn)了高速、中速、低速設(shè)備連接到不同的總線上同時進行工作，以提高總線的效率和吞吐量，而且處理器結(jié)構(gòu)的變化不影響高速 總線。 整個總線分為：數(shù)據(jù)傳送總線：由地址線、數(shù)據(jù)線、控制線組成。其結(jié)構(gòu)與簡單總線相似，但一般是 32條地址線，32或64條數(shù)據(jù)線。為了減少 布線，64位數(shù)據(jù)的低32位數(shù)據(jù)線常常和地址線采用多路復(fù)用方式。仲裁總線：包括總線請求線和總線授權(quán)線。中斷和同步總線：用于處理帶優(yōu)先級 的中斷操作，包括中斷請求線和中斷認可線。公用線：包括時鐘信號線、電源線、地線、系統(tǒng)復(fù)位線以及加電或斷

37、電的時序信號線等。 接口的典型功能：控制、緩沖、狀態(tài)、轉(zhuǎn)換、整理、程序中斷。 總線的傳輸過程：串行傳送：使用一條傳輸線，采用脈沖傳送。主要優(yōu)點是只需要一條傳輸線，這一點對長距離傳輸顯得特別重要，不管傳送 的數(shù)據(jù)量有多少，只需要一條傳輸線，成本比較低廉。缺點就是速度慢。并行傳送：每一數(shù)據(jù)位需要一條傳輸線，一般采用電位傳送。分時傳送： 總線復(fù)用或是共享總線的部件分時使用總線 *總線的信息傳送過程：請求總線、總線仲裁、尋址、信息傳送、狀態(tài)返回 總線數(shù)據(jù)傳送模式：讀、寫操作：讀操作是由從方到主方的數(shù)據(jù)傳送；寫操作是由主方到從方的數(shù)據(jù)傳送。塊傳送操作：只需給出塊的起始地 址，然后對固定塊長度的

38、數(shù)據(jù)一個接一個地讀出或?qū)懭?。對?CPU（主方）存儲器（從方）而言的塊傳送，常稱為猝發(fā)式傳送，具塊長一般固定為 稱為廣集，它將選定的多個從方數(shù)據(jù)在總線上完成 AN或O曝作，用以檢測多個中斷源。 數(shù)據(jù)線寬度（存儲器字長）的4倍。寫 次（表示同一地址），或進行先寫后讀 操作，或進行先讀后寫操作。廣播、廣 集操作：一般而言，數(shù)據(jù)傳送只在一個 主方和一個從方之間進行。但有的總線 允許一個主方對多個從方進行寫操作， 這種操作稱為廣播。與廣播相反的操作 歡迎下載 SOin 調(diào)也” n 后讀、讀修改寫操作：這是兩種組合操作。只給出地址一 BE 已品接IM 貨布機止 17 菊花鏈方式優(yōu)

39、先級判決邏輯電路圖 獨立請求方式優(yōu)先級判別邏輯電路圖 *橋：在PCI總線體系結(jié)構(gòu)中有三種橋。其中HOST又是PCI總線控制器，含有中央仲裁器。橋起著重要的作用，它連接兩條總線，使彼此間相 互通信。橋又是一個總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個總線主設(shè)備都能看到同樣 的一份地址表。 橋本身的結(jié)構(gòu)可以十分簡單，如只有信號緩沖能力和信號電平轉(zhuǎn)換邏輯，也可以相當復(fù)雜，如有規(guī)程轉(zhuǎn)換、數(shù)據(jù)快存、裝拆數(shù)據(jù)等。 * (1)某總線在一個總線周期中并行傳送4個字節(jié)的數(shù)據(jù)，假設(shè)一個總線周期等于一個總線時鐘周期，總線時鐘頻率為 33MHz總線帶寬是多少 ?

40、 (2)如果一個總線周期中并行傳送64位數(shù)據(jù)，總線時鐘頻率升為66MHz總線帶寬是多少？ 解：(1)設(shè)總線帶寬用Dr表示，總線時鐘周期用T=1/f表示，一個總線周期傳送的數(shù)據(jù)量用 D8示，根據(jù)定義可得 Dr=D/T=DX (1/T) =DXf=4BX33X 106/s=132MB/s (2) 64位=8B Dr=DX f=8B X66X 106/s=528MB/s *總線的一次信息傳送過程大致分哪幾個階段？若采用同步定時協(xié)議，請畫出讀數(shù)據(jù)的同步時序圖。 總線的一次信息傳送其程，且致U為：請求總線，總線仲裁，尋址，信息傳送，狀態(tài)返回。 總線時鐘一■一I— —— —— —— 啟動

41、信號 讀命令 地址線 數(shù)據(jù)線 認可 20. 70*8 = 560MHz/s *總線仲裁：按照總線仲裁電路的位置不同，仲裁方式分為集中式和分布式兩種。 集中式仲裁有三種：鏈式查詢方式：離中央仲裁器最近的設(shè)備具有最高優(yōu)先權(quán)，離總線控制器越遠，優(yōu)先權(quán)越低。優(yōu)點：只用很少幾根線就能按一定優(yōu)先次序?qū)崿F(xiàn)總線控制，并且這種鏈式結(jié)構(gòu)很容易擴充設(shè)備。缺點：是對詢問鏈的電路故障很敏感，優(yōu)先級固定。計數(shù)器定時查詢方式：總 線上的任一設(shè)備要求使用總線時，通過 B哦發(fā)出總線請求。中央仲裁器接到請求信號以后，在 B就為“0”的情況下讓計數(shù)器開始計數(shù)，計數(shù)值通 過一組地址線發(fā)向各設(shè)備。每個設(shè)備接口

42、都有一個設(shè)備地址判別電路，當?shù)刂肪€上的計數(shù)值與請求總線的設(shè)備地址相一致時，該設(shè)備 置 “1” BS 線，獲得了總線使用權(quán)，此時中止計數(shù)查詢。 每次計數(shù)可以從“ 0”開始，也可以從中止點開發(fā)始。如果從“ 0”開始，各設(shè)備的優(yōu)先次序與鏈式 查詢法相同，優(yōu)先級的順序是固定的。如果從中止點開始，則每個設(shè)備使用總線的優(yōu)級相等。可方便的改變優(yōu)先級。獨立請求方式：每一個共享總 線的設(shè)備均有一對總線請求線BRi和總線授權(quán)線BGio當設(shè)備要求使用總線時，便發(fā)出該設(shè)備的請求信號?？偩€仲裁器中有一個排隊電路，它根據(jù)一 定的優(yōu)先次序決定首先響應(yīng)哪個設(shè)備的請求，給設(shè)備以授權(quán)信號 BGio獨立請求方式的優(yōu)點是響應(yīng)時

43、間快，即確定優(yōu)先響應(yīng)的設(shè)備所花費的時間少 ,用不著一個設(shè)備接一個設(shè)備地查詢。其次，對優(yōu)先次序的控制相當靈活。它可以預(yù)先固定，例如 BR優(yōu)先級最高，BR飲之???BRr*低；也可以通 過程序來改變優(yōu)先次序；還可以用屏蔽（禁止）某個請求的辦法，不響應(yīng)來自無效設(shè)備的請求。因此當代總線標準普遍采用獨立請求方式。 優(yōu)點是響應(yīng)時間快，即確定優(yōu)先響應(yīng)的設(shè)備所花費的時間少。對優(yōu)先次序的控制也是相當靈活的。 分布式仲裁：不需要中央仲裁器，而是多個仲裁器競爭使用總線。當它們有總線請求時，把它們唯一的仲裁號發(fā)送到共享的仲裁總線上，每個 仲裁器將仲裁總線上得到的號與自己的號進行比較。如果仲裁總線上的號大，則它

44、的總線請求不予響應(yīng)，并撤消它的仲裁號。最后，獲勝者的仲裁 號保留在仲裁總線上。顯然，分布式仲裁是以優(yōu)先級仲裁策略為基礎(chǔ)。 *總線仲裁某CP樂用集中式仲裁方式，使用獨立請求與菊花鏈查詢相結(jié)合的二維總線控制結(jié)構(gòu)。 每一對請求線BRi和授權(quán)線BGi組成一對菊花鏈 查詢電路。每一根請求線可以被若干個傳輸速率接近的設(shè)備共享。當這些設(shè)備要求傳送時通過 BRi線向仲裁器發(fā)出請求，對應(yīng)的BGi線則串行查詢每 個設(shè)備，從而確定哪個設(shè)備享有總線控制權(quán)。請分析說明圖 6.14所示的總線仲裁時序圖。 解：從時序圖看出，該總線采用異步定時協(xié)議。 當某個設(shè)備請求使用總線時，在該設(shè)備所屬的請求線上發(fā)出申請信號 BRi

45、 （1）o 1 CPI?優(yōu)先原則同意后給出授權(quán)信號BGi作為回答（2）。 總也用泰* R 刁 BGi鏈式查詢各設(shè)備，并上升從設(shè)備回答 SAC信號證實已收到BGi信號（3）。 、⑵/ . CPU?到SAC信號后下降BG^為回答（4）。 f 在總線“忙”標志BBSM “0”情況該設(shè)備上升BBSY表示該設(shè)備獲得了 翳卜 ： 卜? 總線控制權(quán)，成為控制總線的主設(shè)備（5）0 匕. ： ? - 在設(shè)備用完總線后，下降BBSYPSACK（6） .._ .一 ._ ,一 訃_ _ 釋放總線。 人 A 人 人 人 人 在上述選擇主設(shè)備過程中，可能現(xiàn)行的主從設(shè)備正在進行傳送。此時需等

46、U U U LJ U L1 待現(xiàn)行傳送結(jié)束，即現(xiàn)行主設(shè)備下降BBSYt號后（7）,新的主設(shè)備才能上升BBSY '固 ’口 B ,獲得總線控制權(quán)。 V V V V V V *分布式仲裁示意圖 比姆.二L—匚>1_￡> 歡迎下載 19 他過魯 (1)所有參與本次競爭的各主設(shè)備將設(shè)備競爭號 C曲反后打到仲裁總線ABt,以實現(xiàn)“線或”邏輯。A豉低電平時表示至少有一個主設(shè)備的 CNi為1, A豉高電平時表示所有主設(shè)備的CNi為0。 (2)競爭時CNWABS位比較，從最高位(b7)至最低位(b0)以一維菊花鏈方式進行，只有上一位競爭得勝者 Wi+1位為1。當CN i=1 ,或CNi=0

47、 且ABi為高電平時，才使Wi位為1。若Wi=CM,將一直向下傳遞，使其競爭號后面的低位不能送上 A豉。 (3)競爭不到的設(shè)備自動撤除其競爭號。在競爭期間，由于 W立輸入的作用，各設(shè)備在其內(nèi)部的CNI上保留其競爭號并不破壞A瞰上的信息。 (4)由于參加競爭的各設(shè)備速度不一致，這個比較過程反復(fù)(自動)進行，才有最后穩(wěn)定的結(jié)果。競爭期的時間要足夠，保證最慢的設(shè)備也 能參與競爭。 *總線周期類型 PCI總線周期由當前被授權(quán)的主設(shè)備發(fā)起。 PCI支持任何主設(shè)備和從設(shè)備之間點到點的對等訪問，也支持某些主設(shè)備的廣播讀寫。 存儲器讀/寫總線周期 存儲器寫和使無效周期 特殊周期 配置讀/寫周期

48、 *PCI總線周期的操作過程有如下特點： (1)采用同步時序協(xié)議 ?？偩€時鐘周期以上跳沿開始，半個周期高電平，半個周期低電平。總線上所有事件，即信號電平轉(zhuǎn)換出現(xiàn)在時鐘 信號的下跳沿時刻，而對信號的采樣出現(xiàn)在時鐘信號的上跳沿時刻。 (2)總線周期由被授權(quán)的主方啟動 ,以幀F(xiàn)RAME#信號變?yōu)橛行碇甘疽粋€總線周期的開始。 (3) 一個總線周期由一個地址期和一個或多個數(shù)據(jù)期組成 。在地址期內(nèi)除給出目標地址外，還在C/BE 峨上給出總線命令以指明總線周期 類型。 (4)地址期為一個總線時鐘周期 ，一個數(shù)據(jù)期在沒有等待狀態(tài)下也是 一個時鐘周期。 一次數(shù)據(jù)傳送是在掛鉤信號IRDY #和TR

49、DY#都 有效情況下完成，任一信號無效(在時鐘上跳沿被對方采樣到) ，都將加入等待狀態(tài)。 (5)總線周期長度由主方確定 。在總線周期期間FRAME#持續(xù)有效，但在最后一個數(shù)據(jù)期開始前撤除。即以 FRAME#無效后，IRDY # 也變?yōu)闊o效的時刻表明一個總線周期結(jié)束。由此可見， PCI的數(shù)據(jù)傳送以猝發(fā)式傳送為基本機制，單一數(shù)據(jù)傳送反而成為猝發(fā)式傳送的一個特例。 并且PCI具有無限制的猝發(fā)能力，猝發(fā)長度由主方確定，沒有對猝發(fā)長度加以固定限制。 (6)主方啟動一個總線周期時要求目標方確認 。即在FRAME#變?yōu)橛行Ш湍繕说刂匪蜕螦DJI后，目標方在延遲一個時鐘周期后必須以 DEVSEL

50、#信號有效予以響應(yīng)。否則，主設(shè)備中止總線周期。 (7)主方結(jié)束一個總線周期時不要求目標方確認。目標方采樣到 FRAME#信號已變?yōu)闊o效時，即知道下一數(shù)據(jù)傳送是最后一個數(shù)據(jù)期。目標 方傳輸速度跟不上主方速度，可用TRDY阮效通知主方加入等待狀態(tài)時鐘周期。當目標方出現(xiàn)故障不能進行傳輸時，以 STOP信號有效通知主方中止 總線周期。 二、實驗一、二、三屬于考試內(nèi)容，考實驗原理，電路圖及接線，實驗過程，實驗結(jié)果： 1,實驗一運算器部件（ALU實驗： 2,實驗二存儲器部件實驗（1）: 3,實驗三 輸入輸出系統(tǒng)實驗（數(shù)據(jù)輸入輸出實驗）： 三、第1-6章課后簡單的、中等難度的習(xí)題屬于考試內(nèi)容。 四、教材中1-6章講過的的所有概念、例題屬于考試內(nèi)容。 五、考試題型見試題庫1-5套試卷，13計81、82試卷。 六、交到老師處的作業(yè)和實驗必須在考試前： 1,考試前交送已經(jīng)布置的5次作業(yè),2,考試前交送實驗一，實驗二，實驗三的實驗報告