天津大學(xué)數(shù)字集成電路考點(diǎn).doc

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第一章 導(dǎo)線 1. 集成電路的導(dǎo)線已經(jīng)形成復(fù)雜的幾何形體,引起電容、電阻和電感等寄生參數(shù)效應(yīng)。 會(huì)使傳播延時(shí)增加，性能下降 會(huì)影響功率和能耗的分布 會(huì)引起額外的噪聲來源，影響電路的可靠性 2. 樹結(jié)構(gòu)的RC網(wǎng)絡(luò) 該電路只有一個(gè)輸入點(diǎn)(s) 所有的電容都在某個(gè)節(jié)點(diǎn)與地之間 該電路不包括任何電阻回路（形成樹結(jié)構(gòu)） 路徑電阻：從源節(jié)點(diǎn)s到任何節(jié)點(diǎn)i之間存在唯一的電阻路徑，其總電阻稱為路徑電阻。 共享路徑電阻表示從個(gè)節(jié)點(diǎn)到i及k兩個(gè)節(jié)點(diǎn)的路徑中共享部分的總電阻。 艾爾默(Elmore)延時(shí)： 無分支RC鏈，即梯形鏈的艾爾默延時(shí)：用路徑電阻替換共享路徑電阻 3. 導(dǎo)線RC延時(shí)模型 理想導(dǎo)線：沒有任何附加參數(shù)或寄生元件的簡(jiǎn)單連線。導(dǎo)線一端的變化會(huì)立刻傳遞到另一端；導(dǎo)線是一個(gè)等勢(shì)區(qū)。 集總式RC模型：導(dǎo)線的電阻部分很小，并且開關(guān)頻率在低至中間范圍；把分布的電容集總為單個(gè)電容。 分布式RC模型：導(dǎo)線寄生參數(shù)沿導(dǎo)線長(zhǎng)度分布；導(dǎo)線寄生參數(shù)沿導(dǎo)線長(zhǎng)度分布。 模型和 模型的艾爾默延時(shí)計(jì)算。 T2，T3，Pi3模型的延時(shí) 第二章 CMOS反相器 1. CMOS靜態(tài)特性 1) 輸出擺幅等于電源電壓即高電平為VDD，低電平為GND，噪聲容限大； 2) 邏輯電平與器件尺寸無關(guān)，所以晶體管可以采用最小尺寸，屬于無比例邏輯； 3) 穩(wěn)態(tài)時(shí)輸出與VDD或者GND之間總存在一條有限的電阻通路； 4) 輸入阻抗很高，理論上，單個(gè)反相器可以驅(qū)動(dòng)無數(shù)個(gè)門； 5) 穩(wěn)態(tài)時(shí)候，電源和地之間沒有直接的通路，沒有電流存在（忽略漏電流），即該門電路不消耗任何靜態(tài)功耗。 2. VTC，參數(shù) 開關(guān)閾值 : 定義為 的點(diǎn)（PMOS和NMOS都處于飽和區(qū)）。，開關(guān)閾值取決于r，它是PMOS與NMOS的相對(duì)驅(qū)動(dòng)強(qiáng)度比。相對(duì)與器件尺寸比值不敏感。增大Wp和Wn使分別移向VDD和GND。 噪聲容限：已知 和是 時(shí)的點(diǎn)，噪聲容限 和定義為 ，。 器件參數(shù)對(duì)VTC的影響： 1) 工藝的不確定引起開關(guān)閾值的平移，好PMOS差NMOS右移，好NMOS差PMOS左移。 2) 降低電源電壓，工作在亞閾值。 3. CMOS反相器動(dòng)態(tài)特性 柵漏電容 ：引起瞬態(tài)響應(yīng)的輸出過沖。 負(fù)載電容 ：由內(nèi)部擴(kuò)散電容 、互連線電容 和扇出電容 三部分組成。 反相器的延時(shí)分析：如何減小傳播延時(shí) 1) 減?。杭?xì)致的版圖設(shè)計(jì) 2) 增加晶體管寬長(zhǎng)比：容易引起擴(kuò)散電容增加（自載效應(yīng)） 3) 提高VDD，犧牲能量的損耗來換取性能的提高。 反相器尺寸選擇： 反相器的本征延時(shí)與門的尺寸無關(guān)；無負(fù)載時(shí)，增加門的尺寸不能減少延時(shí)；有負(fù)載時(shí)，S很大時(shí)反相器延時(shí)趨于本征延時(shí)時(shí)，增大尺寸便不會(huì)有什么改善。 第三章 靜態(tài)CMOS組合邏輯 1. 基本的電路結(jié)構(gòu) 上拉網(wǎng)絡(luò)PUN和下拉網(wǎng)絡(luò)PDN：PDN由NMOS構(gòu)成；PUN由PMOS構(gòu)成。因?yàn)镹MOS產(chǎn)生“強(qiáng)0”而PMOS器件產(chǎn)生“強(qiáng)1” NMOS串聯(lián)相當(dāng)于“與”邏輯，PMOS串聯(lián)相當(dāng)于“或”邏輯；NMOS并聯(lián)相當(dāng)于“或”邏輯，PMOS并聯(lián)相當(dāng)于“與”邏輯。 NAND：兩個(gè)PMOS并連，與兩個(gè)NMOS串連互補(bǔ)； NOR：兩個(gè)PMOS串連，與兩個(gè)NMOS并連互補(bǔ)； OR：NOR后接INVERTER 2. 復(fù)合門設(shè)計(jì) 關(guān)于扇入：傳播延時(shí)在最壞的情況下與扇入數(shù)的平方成正比 大扇入時(shí)的設(shè)計(jì)技巧： 1) 調(diào)整晶體管尺寸；只有當(dāng)負(fù)載以扇出電容為主時(shí)，才有效果。逐級(jí)加大晶體管尺寸：距輸出越近，晶體管尺寸越小。 2) 重新排晶體管的順序，使關(guān)鍵路徑靠近輸出端。 3) 重構(gòu)邏輯結(jié)構(gòu)，變換邏輯方程的形式，降低對(duì)扇入的要求，從而減少門延時(shí) 4) 在輸出端和負(fù)載之間插入緩沖鏈。 3. 有比邏輯電路 目的：減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但經(jīng)常以降低穩(wěn)定性和付出額外功耗為代價(jià)。 4. 差分級(jí)聯(lián)電壓開關(guān)邏輯 靜態(tài)邏輯：互補(bǔ)NMOS下拉管，交叉連接PMOS上拉管； 負(fù)載：僅一個(gè)PMOS管，具有偽NMOS 優(yōu)點(diǎn)； 差分型：同時(shí)要求正反輸入，面積大，但在要求互補(bǔ)輸出或兩個(gè)下拉網(wǎng)絡(luò)能共享時(shí)比較有利； DCVSL比通常的CMOS邏輯慢（因Latch 反饋?zhàn)饔糜袦蟋F(xiàn)象，但在特定情況下很快，例如存儲(chǔ)器糾錯(cuò)邏輯的XOR 門）； 無靜態(tài)功耗，但有較大的翻轉(zhuǎn)過渡（Cross-over）電流。 5. 傳輸管邏輯 傳輸管邏輯實(shí)現(xiàn)的AND門，需要較少的晶體管實(shí)現(xiàn)給定的功能 通過允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮?漏端來減少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目。 第四章 動(dòng)態(tài)CMOS組合邏輯 1. 動(dòng)態(tài)邏輯門的兩個(gè)操作階段 動(dòng)態(tài)邏輯門的工作可以分為兩個(gè)主要階段：預(yù)充電和求值，處于何種工作模式由時(shí)鐘信號(hào)CLK決定。 預(yù)充電：當(dāng)CLK=0時(shí)輸出節(jié)點(diǎn)out被PMOS管Mp預(yù)充電值VDD，NMOS求值管Me關(guān)斷，下拉路徑不工作。 求值：當(dāng)CLK=1時(shí)預(yù)充電管Mp關(guān)斷，求值管Me導(dǎo)通求值。 2. 動(dòng)態(tài)門的特點(diǎn) 1) 邏輯功能僅由PDN實(shí)現(xiàn)（緊湊），晶體管數(shù)目是N+2（靜態(tài)CMOS需2N個(gè)晶體管），輸入電容與偽NMOS邏輯相同 2) 全擺幅輸出(VOL = GND 及VOH = VDD) 3) 無比邏輯–器件尺寸不影響邏輯電平 4) 上拉速度改善，下拉時(shí)間變慢 5) 快速的開關(guān)速度 6) 輸入只允許在預(yù)充電階段變化，在求值階段必須保持穩(wěn)定 7) 簡(jiǎn)單的動(dòng)態(tài)CMOS 邏輯級(jí)不能串聯(lián) 8) 需要預(yù)充電/求值時(shí)鐘 9) 總功耗通常高于靜態(tài)CMOS 10) 噪聲容限(NML)小，對(duì)噪聲敏感 11) 對(duì)漏電敏感 12) 有電荷分享問題 3. 動(dòng)態(tài)設(shè)計(jì)中的信號(hào)完整性問題 1) 電荷泄露：一個(gè)動(dòng)態(tài)門的工作取決于輸出值在電容上的動(dòng)態(tài)存儲(chǔ)。如果下拉網(wǎng)絡(luò)關(guān)斷，那么理想情況下，輸出在求值階段應(yīng)當(dāng)維持在預(yù)充電狀態(tài)的VDD。然而由于存在漏電電流，這一電荷將逐漸泄露掉，最終會(huì)使這個(gè)門的工作出錯(cuò)。 漏電流來源主要是亞閾值導(dǎo)電和反偏二極管。 解決辦法：增加一個(gè)泄露晶體管補(bǔ)償漏電。 2) 電荷分享：原先存放在CL 上的電荷由CL 和CA 重新分布（分享），導(dǎo)致輸出電壓有所下降，魯棒性降低。 解決辦法：采用時(shí)鐘驅(qū)動(dòng)的晶體管預(yù)充電內(nèi)部關(guān)鍵節(jié)點(diǎn)，代價(jià)是增加了面積和功耗。 4. 動(dòng)態(tài)門的級(jí)聯(lián)問題 簡(jiǎn)單的動(dòng)態(tài)CMOS邏輯不能級(jí)聯(lián)應(yīng)用，需要采用多米諾邏輯， 一個(gè)多米諾（Domino）邏輯塊由一個(gè)n型動(dòng)態(tài)邏輯塊后面接一個(gè)靜態(tài)反相器構(gòu)成；由于多米諾模塊輸出由一個(gè)低阻抗的靜態(tài)反相器驅(qū)動(dòng)，提高了抗噪聲能力。 多米諾邏輯可以串聯(lián)，串聯(lián)的數(shù)目取決于在求值的時(shí)鐘階段，相串聯(lián)的各級(jí)動(dòng)態(tài)邏輯能來得及一個(gè)接一個(gè)地求值完畢。 多米諾邏輯的特點(diǎn)： 邏輯求值的傳播如同多米諾骨牌的傾倒，求值階段的時(shí)間決定了（允許的）邏輯深度；只能實(shí)現(xiàn)非反相的邏輯（所有的門均為非反相）；只有一個(gè)過渡被優(yōu)化；門為無比邏輯，但電平恢復(fù)電路為有比邏輯；節(jié)點(diǎn)必須在預(yù)充電期間被預(yù)充電（這可能限制了PMOS的最小尺寸）；求值期間，輸入必須穩(wěn)定，對(duì)nlogic只能有一個(gè)上升的過渡。速度非常快；增加電平恢復(fù)電路可以減少漏電和電荷分享問題。 第五章 靜態(tài)時(shí)序邏輯電路 兩種存儲(chǔ)機(jī)理：正反饋和基于電荷 1. 存儲(chǔ)單元的實(shí)現(xiàn)方法比較 利用正反饋：靜態(tài)，信號(hào)可以”無限”保持；魯棒性好，對(duì)擾動(dòng)不敏感；對(duì)觸發(fā)脈沖寬度的要求:觸發(fā)脈沖的寬度須稍大于沿環(huán)路總的傳播時(shí)間，即兩個(gè)反相器平均延時(shí)的兩倍；尺寸大,限制了在計(jì)算結(jié)構(gòu)如流水線式數(shù)據(jù)通路中的應(yīng)用。 利用電荷存儲(chǔ)：動(dòng)態(tài)（要求定期刷新，要求從存儲(chǔ)電容中讀出信號(hào)時(shí)不會(huì)干擾所存儲(chǔ)的電荷，因此要求具有高輸入阻抗的器件） 雙穩(wěn)態(tài)電路： 過渡區(qū)的增益應(yīng)當(dāng)大于1,AB為穩(wěn)態(tài)工作點(diǎn)，C為亞穩(wěn)態(tài)點(diǎn) 觸發(fā)翻轉(zhuǎn)(寫入數(shù)據(jù))的方法： （1）切斷反饋環(huán)（采用Mux ） （2）觸發(fā)強(qiáng)度超過反饋環(huán)強(qiáng)制驅(qū)動(dòng)（正確設(shè)計(jì)尺寸） 2. 時(shí)間參數(shù)： 1) 建立時(shí)間 ：在時(shí)鐘翻轉(zhuǎn)（對(duì)于正沿觸發(fā)寄存器為0 1翻轉(zhuǎn)）之前數(shù)據(jù)輸入必須有效的時(shí)間。 2) 維持時(shí)間 ：在時(shí)鐘邊沿之后數(shù)據(jù)輸入必須仍然有效的時(shí)間。 3) 傳播延時(shí): 假設(shè)建立時(shí)間和維持時(shí)間都滿足要求，輸入D端的數(shù)據(jù)在最壞情況下的延時(shí)（相對(duì)于時(shí)鐘邊沿）之后被復(fù)制到輸出端Q。 3. Latch和Register 鎖存器： 電平靈敏，不是邊沿觸發(fā)；可以是正電平靈敏或負(fù)電平靈敏，當(dāng)時(shí)鐘為高電平（或低電平）時(shí)，輸入的任何變化經(jīng)過一段延遲就會(huì)反映在輸出端上；有可能發(fā)生競(jìng)爭(zhēng)(Race)現(xiàn)象，只能通過使時(shí)鐘脈沖的寬度小于（包括反相器在內(nèi)的）環(huán)路的傳播時(shí)間來避免。 最高時(shí)鐘頻率（最小時(shí)鐘周期）應(yīng)滿足： 維持時(shí)間需滿足： 寫入方法： 基于（傳輸門實(shí)現(xiàn)）Mux: 尺寸設(shè)計(jì)容易，晶體管數(shù)目多； 弱反相器實(shí)現(xiàn)。 主從邊沿觸發(fā)寄存器： 時(shí)鐘為高電平時(shí)，主Latch 維持，QM 值保持不變，輸出值Q 等于時(shí)鐘上升沿前的輸入D 的值，效果等同于“正沿觸發(fā)” 效果等同于“負(fù)沿觸發(fā)”的主從寄存器只需互換正Latch和負(fù)Latch的位置。 4. 時(shí)鐘重疊問題 非理想時(shí)鐘會(huì)有時(shí)鐘重疊現(xiàn)象，用偽靜態(tài)鎖存器構(gòu)成的主從觸發(fā)器當(dāng)Clk 和反Clk 發(fā)生重迭時(shí)，可能引起失效: 當(dāng)Clk 和反Clk 同時(shí)為高時(shí)，A 點(diǎn)同時(shí)為In 和B 點(diǎn)驅(qū)動(dòng)，造成不定狀態(tài)。 當(dāng)Clk 和反Clk 同時(shí)為高一段較長(zhǎng)時(shí)間時(shí)，In 可以直接穿通經(jīng)過主從觸發(fā)器。 解決辦法：產(chǎn)生兩相不重疊的時(shí)鐘，但時(shí)鐘不重迭部分不能太長(zhǎng)以免漏電時(shí)間過長(zhǎng)引起出錯(cuò)。 第六章 動(dòng)態(tài)時(shí)序邏輯電路 1. 動(dòng)態(tài)Latch和Register 動(dòng)態(tài)傳輸門邊沿觸發(fā)寄存器：只需8個(gè)晶體管，節(jié)省功耗和提高性能，甚 至可只用NMOS實(shí)現(xiàn)。 動(dòng)態(tài)特點(diǎn)：比靜態(tài)Latch和Register 簡(jiǎn)單；基于在寄生電容上存儲(chǔ)電荷，由于漏電需要周期刷新（或經(jīng)常更新數(shù)據(jù)）；“不破壞地”讀信息：因此需要輸入高阻抗的器件。 問題：高阻抗的內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)易受噪聲源的干擾；漏電影響了低功耗（例如停止時(shí)鐘以節(jié)省功耗）技術(shù)；內(nèi)部動(dòng)態(tài)節(jié)點(diǎn)的電壓并不跟蹤電源電壓的變化，從而降低噪聲容限。解決辦法：增加一個(gè)弱反饋反相器這會(huì)增加抗噪聲能力，但會(huì)增加延時(shí)除高性能數(shù)據(jù)通路外，一般均應(yīng)使寄存器成為偽靜態(tài)的或靜態(tài)的。 2. 動(dòng)態(tài)Register的時(shí)鐘重疊問題 在0-0重疊期間，T1的PMOS和T2的PMOS同時(shí)導(dǎo)通，形成數(shù)據(jù)從寄存器的D輸入留到Q輸出的直接通路，對(duì)于1-1重疊亦是如此。這可以通過強(qiáng)加維持時(shí)間約束來解決： 0-0重疊競(jìng)爭(zhēng)限制條件： 1-1重疊競(jìng)爭(zhēng)限制條件： 3. C2MOS主從正沿觸發(fā)寄存器 時(shí)鐘控制CMOS寄存器的工作分為兩個(gè)階段： 當(dāng)CLK=0時(shí)，第一個(gè)三態(tài)驅(qū)動(dòng)器導(dǎo)通，此時(shí)的主級(jí)像一個(gè)反相器在內(nèi)部節(jié)點(diǎn)QM采樣D的反相數(shù)據(jù)，因此主級(jí)處于求值模式。同時(shí)從級(jí)處在高阻抗模式，即維持模式。晶體管M7，M8均關(guān)斷，輸出Q維持其原來存儲(chǔ)在C2上的值。 當(dāng)CLK=1時(shí)，主級(jí)處于維持模式，M3-M4關(guān)斷，M7-M8導(dǎo)通，從級(jí)求值。存放在C1上的值經(jīng)過從級(jí)傳輸?shù)捷敵龉?jié)點(diǎn)，此時(shí)的從級(jí)作用像一個(gè)反相器。 特點(diǎn)：只要時(shí)鐘邊沿的上升和下降時(shí)間足夠小，具有CLK和反CLK時(shí)鐘控制的這一C2MOS寄存器對(duì)時(shí)鐘重疊時(shí)不敏感的。 4. 真單相位時(shí)鐘控制（TSPC）Latch和Register 正電平Latch：CLK=1時(shí)透明，CLK=0時(shí)維持；負(fù)電平Latch相反。 簡(jiǎn)化的TSPC Latch： 優(yōu)點(diǎn)：減少了一個(gè)時(shí)鐘控制管，同時(shí)也減少了時(shí)鐘負(fù)載 缺點(diǎn)：內(nèi)部節(jié)點(diǎn)電平不是全幅擺（例如A點(diǎn)有閾值損失） 嵌入邏輯功能的TSPC： Logic嵌入Latch內(nèi) AND Latch TSPC Latch特點(diǎn)： 優(yōu)點(diǎn)：時(shí)鐘為“真正”單相位；可將邏輯功能嵌入鎖存器中，減少與鎖存器的相關(guān)延時(shí)。缺點(diǎn)：與簡(jiǎn)單動(dòng)態(tài)Latch（傳輸門＋反相器）相比，晶體管數(shù)目稍有增加；時(shí)鐘使輸出節(jié)點(diǎn)浮空（高阻態(tài)）時(shí)，易受其它信號(hào)耦合的影響；驅(qū)動(dòng)傳輸門時(shí)輸出節(jié)點(diǎn)會(huì)發(fā)生電荷分享。 第七章 數(shù)字電路的時(shí)序問題 1. 分類 在數(shù)字系統(tǒng)中，信號(hào)可以根據(jù)他們與本地時(shí)鐘的關(guān)系來分類。只有在預(yù)先決定的時(shí)間周期上發(fā)生翻轉(zhuǎn)的信號(hào)相對(duì)于系統(tǒng)時(shí)鐘可分為同步的、中等同步的或近似同步的。反之，可以在任意時(shí)間發(fā)生翻轉(zhuǎn)的信號(hào)成為異步信號(hào)。 一個(gè)同步信號(hào)具有與本地時(shí)鐘完全相同的頻率并與該時(shí)鐘保持一個(gè)已知的固定相位差。中等同步信號(hào)不僅與本地時(shí)鐘具有同樣的頻率，而且相對(duì)于該時(shí)鐘具有未知的相位差。一個(gè)近似同步信號(hào)是一個(gè)頻率與本地時(shí)鐘頻率名義上相同但其真正頻率卻稍有不同的信號(hào)。異步信號(hào)可以在任何時(shí)候隨意變化，并且他們不服從任何本地時(shí)鐘。 2. 非理想時(shí)鐘引起的問題 時(shí)鐘偏差： 集成電路中一個(gè)時(shí)鐘翻轉(zhuǎn)的到達(dá)時(shí)間在空間上的差別通常稱為時(shí)鐘偏差。時(shí)鐘偏差是由時(shí)鐘路徑的靜態(tài)不匹配以及時(shí)鐘在負(fù)載上的差異造成的。時(shí)鐘偏差現(xiàn)象無論對(duì)時(shí)序系統(tǒng)的性能還是功能都有很大影響。正偏差能夠增加電路的數(shù)據(jù)通過量，但有可能導(dǎo)致出錯(cuò)，負(fù)偏差顯著提高抗競(jìng)爭(zhēng)能力，避免出錯(cuò)，但會(huì)降低電路性能。 時(shí)鐘抖動(dòng)： 時(shí)鐘抖動(dòng)是指在芯片的某一個(gè)給定點(diǎn)上的時(shí)鐘發(fā)生暫時(shí)性的變化，即時(shí)鐘周期在每個(gè)不同的周期上可以縮短或加長(zhǎng)。抖動(dòng)是一個(gè)平均值為零的隨機(jī)變量，絕對(duì)抖動(dòng) 是指在某一給定位置處的一個(gè)時(shí)鐘邊沿相對(duì)于理想的周期性參照時(shí)鐘邊沿在最壞情況下的變化（絕對(duì)值）。抖動(dòng)直接影響時(shí)序系統(tǒng)的性能，最壞情況下可用來完成操作的總時(shí)間減少了，降低了時(shí)序電路的性能。