電子技術(shù)基礎(chǔ) 數(shù)字部分 第五章 時序邏輯電路 經(jīng)典課件

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1、第五章時序邏輯電路作業(yè):P319-6.1.5、P321-6.2.4、P325-6.5.1、P328-6.5.151、時序邏輯電路的基本概念；2、時序電路的邏輯分析方法；3、時序電路的設(shè)計方法；4、序列檢測器；5、計數(shù)器；6、寄存器及移位寄存器；知識要點(diǎn):1、掌握時序邏輯電路功能的表示方法；2、掌握基于MSI為組件的時序電路的分析；3、掌握基于MSI為組件的時序電路的設(shè)計；4、掌握基于MSI為組件的計數(shù)器的分析與設(shè)計；知識重點(diǎn):10學(xué)時第一節(jié)時序邏輯電路的基本概念一、時序邏輯電路的特點(diǎn)及基本結(jié)構(gòu)1、時序邏輯電路的含義（時序邏輯電路的功能特點(diǎn)）任一時刻的輸出信號不僅取決于當(dāng)時的輸入信號，同時取決于

2、電路原有的狀態(tài)。簡稱為時序電路輸出與電路原有狀態(tài)有關(guān)，是時序電路和組合電路在邏輯功能上的根本區(qū)別。2、時序電路的組成特點(diǎn)（基本結(jié)構(gòu)）既然輸出還取決于電路的原有狀態(tài)，則電路必須具備記憶功能，即包含存儲電路。則：時序電路在構(gòu)成上具有以下結(jié)構(gòu)特點(diǎn)：電路包含組合電路和存儲電路兩部分，且存儲電路必不可少；存儲電路的狀態(tài)必須反饋到輸入端，且與輸入信號共同決定組合電路的輸出；結(jié)構(gòu)框圖如下：組合電路存儲電路Y1 YkZjZ 1X iQ r Q 1X1,X i)1X =(X 1,X 2,其中：輸入信號,Y k )1=(Y 1,Y 2 ,驅(qū)動信號 Y,Z j )1Z =(Z 1,Z 2,輸出信號,Q r )1=(

3、Q 1,Q 2 ,輸出狀態(tài) Q則：輸出方程Z =F 1(X,Q n )（存儲電路的激勵方程）（存儲電路的次態(tài)方程）驅(qū)動方程狀態(tài)方程Y =F 2(X,Q n)Q n+1 =F3(Y,Q n)二、時序電路的分類1、按電路中觸發(fā)器的狀態(tài)變化是否同步分為同步時序電路：電路中觸發(fā)器受到同一時鐘脈沖控制；異步時序電路：電路中觸發(fā)器不受到同一時鐘脈沖控制；2、按電路輸出信號的特性分為Mealy型時序電路：其輸出不僅與現(xiàn)態(tài)有關(guān)，還取決于電路的輸入。即：Z=F(X,Q n)存儲電路組 組合 合電 電路 路組合電路Q nZ=F(X,Qn)XCPMealy(米利)型電路模型Moore型時序電路：其輸出只取決于電路的

4、現(xiàn)態(tài)。即：Z=F(Q n)存儲電路組 組合 合電 電路 路組合電路nQZ=F(Qn)XCPMoore(穆爾)型電路模型3、按電路邏輯功能劃分為4、按電路能否編程分為可編程時序電路；不可編程時序電路；5、按集成度規(guī)模分為SSI；MSI；LSI；VLSI；6、按使用的開關(guān)元件分為TTL型；CMOS型；計數(shù)器寄存器移位寄存器讀/寫存儲器順序脈沖發(fā)生器，等輸出方程.反映輸出；Z=F1(X,Q n)驅(qū)動方程Y=F2(X,Q n)反映存儲電路的輸入，屬于激勵變量；反映存儲電路的次態(tài)，屬于狀態(tài)變量；狀態(tài)方程 Q=F3(Y,Q n)n+1三、時序電路邏輯功能表示方法類同觸發(fā)器邏輯功能的表示方法（觸發(fā)器本身就是

5、一個時序電路，只不過功能簡單罷了）。1、邏輯表達(dá)式（又名邏輯方程式）包含三個方程，即：與電路的輸入X 和現(xiàn)態(tài)之間對應(yīng)取值的表格。其格式有兩種：Q n+1/Z Xn+1n n+12、狀態(tài)表（輸 入）Q n（電路現(xiàn)態(tài)）（電路次態(tài)/輸出）狀態(tài)表是輸出Z、次態(tài)Q格式一格式二Q n（現(xiàn)態(tài)）Z（輸出）Q n+1（次態(tài)）X（輸入）n狀態(tài)表讀法：處在現(xiàn)態(tài) Q的時序電路，當(dāng)輸入X時該電路將進(jìn)入輸出為 Z 的次態(tài)Qn+1Q/Z XQ/Z XXn1QQ n2Q1n+12Qn+1Z000011110011001101010101101010100110100100010001狀態(tài)表如：某時序電路有四種狀態(tài)，分別是S

6、0=00、S1=01、S2=10、S3=11，其狀態(tài)表如下：Qnn+1S0S1S2S30S1/01S3/0S2/0S3/0S0/1S0/0S1/0S2/1Qnn+100011011001/0111/010/011/000/100/001/010/1狀態(tài)賦值Si+1S iX/Z3、狀態(tài)圖 電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值關(guān)系的幾何圖形。其格式如下：輸入/輸出X/Z表示狀態(tài)不變連線及箭頭表示狀態(tài)轉(zhuǎn)換方向，由現(xiàn)態(tài)到次態(tài)如：JK觸發(fā)器狀態(tài)圖1/1/0/0 /01J K/Q/Z XQnn+1S0S1S2S30S1/0S2/0S3/0S0/11S3/0S0/0S1/0S2/1如：某時序電路有四種狀態(tài)，

7、分別是S 0=00、S1=01、S2=10、S3=11，其狀態(tài)表如下：其狀態(tài)圖則為：0/11/00/01/0S1S2S30/01/00/01/1S0以波形形式表達(dá)輸入信號、輸出信號、電路狀態(tài)在時間上的對應(yīng)關(guān)系。又名工作波形圖。4、時序圖第二節(jié)時序電路的分析一、時序電路分析的一般過程（基于SSI時序電路分析）尋求給定時序電路的邏輯功能，即找出電路的狀態(tài)變量與輸出變量隨輸入變量和時鐘信號變化而變化的規(guī)律。給定時序電路時鐘方程特性方程驅(qū)動方程輸出方程狀態(tài)方程狀態(tài)計算狀態(tài)表狀態(tài)圖時序圖CP觸發(fā)沿電路功能說明基于SSI時序電路分析的一般框圖二、時序電路分析的五步驟1、寫方程式其中包括：時鐘方程（主要針對

8、異步電路而言）；驅(qū)動方程（各個觸器的輸 入信號表達(dá)式都必須寫出來）；輸出方程（視具體情況而定）。2、求狀態(tài)方程電路的狀態(tài)方程是構(gòu)成電路的每個觸發(fā)器次態(tài)方程的總體，即電路的狀態(tài)是組成該電路的各個觸發(fā)器來記憶和表示的。將驅(qū)動方程代入相應(yīng)觸發(fā)器的特性方程，即得電路的狀態(tài)方程。3、狀態(tài)計算即把電路輸入和現(xiàn)態(tài)的各種可能取值代入狀態(tài)方程和輸出方程計算，以求出次態(tài)和輸出。狀態(tài)計算過程中應(yīng)注意如下事項：狀態(tài)方程有效的時鐘條件（取決于CP的觸發(fā)沿）；電路的現(xiàn)態(tài)是指組成該電路各個觸發(fā)器現(xiàn)態(tài)的組合；不能遺漏任何可能的輸入與現(xiàn)態(tài)的取值組合；電路的現(xiàn)態(tài)既可以從給定值開始一次計算，也可以自行設(shè)定；4、繪制狀態(tài)圖、狀態(tài)表、

9、時序圖說明5、電路邏輯功能說明（或抽象邏輯功能）與實際物理含義相結(jié)合；狀態(tài)轉(zhuǎn)換只能是從現(xiàn)態(tài)到次態(tài)；輸出只能是現(xiàn)態(tài)的函數(shù)并不是次態(tài)的函數(shù)；只能在時鐘有效沿到來時才實現(xiàn)狀態(tài)的變更；結(jié)合時序圖說明時鐘、輸入、輸出及內(nèi)部變量之間的時間關(guān)系。=J Q n +K Q n =QQ 0 0 0 0 0 2nJK:Q=JQ+KQ n=J Q n +K Q n =QQ1 1 1 1 1 0n=J Q n +K Q n =QQ 2 2 2 2 2 1nQ1Q0Q2FF0FF1FF2YCP三、同步時序電路的分析示例示例：試畫出下述電路的狀態(tài)圖和時序圖1、列方程式0 1 2時鐘方程 CP =CP=CP =CP同步時序電

10、路的時鐘方程可省略；n n nnnJ 0 =Q 2K0 =Q2nnJ 1 =Q 0K1 =Q0驅(qū)動方程2、求狀態(tài)方程n+1 n則有J 2 =Q1nK 2 =Q1nn+1n+1n+1=J Q n +K Q n =QQ1 1 1 1 1 0nY =Q 2 1 0nQ Qn+1n+1n+1n nn000011101001110100111000100111010011100011110001011111011Q 2n Q 1n QQ2n+1 Q1n+1 Q0n+1 Y按狀態(tài)發(fā)生的順序計算狀態(tài)0000111100110011010101010011001101010101111100001111011

11、1Q2n+1 Q1n+1 Q0n+1 Yn0Q 2n Q 1n Q按可能的初態(tài)計算次態(tài)此方法一般不可取n n附：“有效狀態(tài)、無效狀態(tài)、有效循環(huán)、無效循環(huán)、能自啟動、不能自啟動”概念有效狀態(tài)（有效序列）在時序電路中凡是被利用的狀態(tài)統(tǒng)稱為有效狀態(tài)。如上表中的有效狀態(tài)：無效狀態(tài)（無效序列）在時序電路中凡是沒有被利用的狀態(tài)稱為無效狀態(tài)?！坝行А迸c“無 效”是相對概念。如上表中的無效狀態(tài)：有效循環(huán)在時序電路中，凡是有效狀態(tài)形成的循環(huán)稱為有效循環(huán)。無效循環(huán)在時序電路中，凡是無效狀態(tài)形成的循環(huán)稱為無效循環(huán)。時序電路必須工作在有效循環(huán)。能自啟動時序電路中的無效狀態(tài)沒有形成循環(huán)，則為能自啟動的時序電路。不能自啟

12、動時序電路中的無效狀態(tài)形成循環(huán)，則為不能自啟動的時序電路（因干 擾，電路形成了無效循環(huán)，則就無法回到有效循環(huán)，電路就不能正常工作）。000001011111110100010101時序圖：繪制時序圖時，CP脈沖個數(shù)不得少于有效循環(huán)中的狀態(tài)數(shù)，否則不能完整地反映電路全部工作情況。至于無效狀態(tài)，繪制時序圖時一般不考慮。134501111111CPQ0 0Q1 0Q 2 0Y 11101600102100100015、邏輯功能抽象：如六進(jìn)制計數(shù)器/六分頻器有效循環(huán)000001011111110100/1/1/0/1/1/1/1無效循環(huán)4、繪制狀態(tài)圖、時序圖狀態(tài)圖：/1010101D2 =Q QQ0

13、0 =Q2n Q0n (CP )=D=D =QQ1 1 1n(Q 0n )Q2 2 =Q1n Q0n=D(CP )四、異步時序電路的分析示例示例：試?yán)L制下圖時序電路的狀態(tài)圖和時序圖。FF0FF1FF2CPQ 2Q2Q 1Q1Q 0Q01、列方程式0 2時鐘方程驅(qū)動方程CP=CP=CPCP1 =Q 0nD0 =Q2n Q0nD1 =Q1nn n1 0（沒有輸出方程，或者說輸出與現(xiàn)態(tài)完全相同或一致）2、求狀態(tài)方程D:Q n+1 =Dn+1n+1n+1=D =QQ1 1 1nQ2 2 =Q1n Q0n=Dn+1n+1n+1(Q 0n )(CP )111001Q2n+1 Q1n+1 Q0n+10 0

14、1n0Q 2n Q 1n Q0 0 03、進(jìn)行狀態(tài)計算并列狀態(tài)表n n n按狀態(tài)發(fā)生的順序計算次態(tài)0 1 nCP CP(Q0)CP2 0010100010111011000100011110000110004、繪制狀態(tài)圖說明電路能自啟動00000101111010011101010145100000131102010100CPQ0 0Q 1 0Q 2 06、邏輯功能抽象：如五進(jìn)制計數(shù)器FF0FF1FF2CP5、繪制時序圖Q 2Q2Q 1Q1Q 0Q0第三節(jié)時序電路的設(shè)計抽象原始狀態(tài)圖狀態(tài)化簡或合并狀態(tài)分配（編碼）確定狀態(tài)圖選擇觸發(fā)器（類型、數(shù)目）求方程（時鐘方程、狀態(tài)方程、驅(qū)動方程、輸出方程）

15、檢查自啟動？Y繪制電路圖N2、修改無效狀態(tài)的次態(tài)；3、修改驅(qū)動方程；4、利用異步輸入端強(qiáng)制引入有效狀態(tài)等；時序電路設(shè)計又稱時序電路綜合，是時序電路分析的逆過程。即從實際邏輯問題出發(fā)，設(shè)計出滿足邏輯功能要求的電路，且力求最簡。一、時序電路設(shè)計的一般過程（基于SSI設(shè)計時序電路）實際邏輯問題1、重新選擇編碼；二、時序電路設(shè)計的一般步驟一般設(shè)計流程分為七步驟：1、邏輯抽象，建立原始狀態(tài)圖由邏輯功能求取狀態(tài)轉(zhuǎn)換圖：根據(jù)給定設(shè)計要求，確定輸入變量、輸出變量、電路內(nèi)部狀態(tài)數(shù)以及狀態(tài)之間的關(guān)系；定義輸入變量、輸出變量邏輯狀態(tài)的含義，進(jìn)行狀態(tài)賦值，對電路中各個狀態(tài)進(jìn)行號，如 S0、S1.按題意建立原始狀態(tài)圖；

16、如：設(shè)計一個串行數(shù)據(jù)檢測電路，要求連續(xù)輸入3個或3個以上的1時輸出為1,其它情況輸出為0。串行數(shù)據(jù)檢測器YX0/0 S0S11/1S31/11/00/01/00/0S20/0S0代表輸入為0的一個狀態(tài)；S1代表輸入第一個1的一個狀態(tài)；S2代表連續(xù)輸入兩個1的一個狀態(tài)；S3代表連續(xù)輸入三個1的一個狀態(tài)；則：S2與S3是等價狀態(tài)2、狀態(tài)簡化，求最簡狀態(tài)圖確定等價狀態(tài)。原始狀態(tài)圖中，凡是輸入相同時輸出也相同且要轉(zhuǎn)換到的次態(tài)也相同，則是等價狀態(tài)；合并等價狀態(tài)，繪制最簡狀態(tài)圖。（多個等價狀態(tài)可以合并成一個狀態(tài)，狀態(tài)數(shù)目的減少可以減少構(gòu)成電路的觸發(fā)器的個數(shù)或門的個數(shù)）S0S1S21/1S31/01/00/

17、00/00/00/01/1S1S21/11/01/0S00/00/00/00/0 S0S11/1S31/11/00/01/00/0S20/0確定二進(jìn)制代碼的位數(shù)：若狀態(tài)數(shù)為M，二進(jìn)制代碼位數(shù)為 n，則2n-1M 2n對電路狀態(tài)進(jìn)行編碼（n位二進(jìn)制數(shù) 2n 有種不同組合，對M個狀態(tài)進(jìn)行編碼）；畫出編碼后的狀態(tài)圖（此時的狀態(tài)圖中，電路的次態(tài)、輸出與現(xiàn)態(tài)及輸入之間的函數(shù)關(guān)系則明確規(guī)定）；說明：若電路中有 2n 個狀態(tài)，則不存在無效狀態(tài)，無需自啟動的檢查；若電路的狀態(tài)數(shù)n3、狀態(tài)分配，并繪制用二進(jìn)制數(shù)進(jìn)行編碼后的狀態(tài)圖（建議再繪狀態(tài)表）狀態(tài)編碼的方案不同，則設(shè)計的電路結(jié)構(gòu)不同，具體地說：01101/1

18、1/01/0000/00/00/0如：顯然：無效狀態(tài)為11。4、選擇觸發(fā)器，求時鐘方程、輸出方程、狀態(tài)方程選擇觸發(fā)器的類型和個數(shù)（JK觸發(fā)器、D觸發(fā)器，其個數(shù)應(yīng)等于狀態(tài)編碼的位數(shù)n）；求時鐘方程若采用同步方案，則個觸發(fā)器的時鐘都選用CP脈沖；若采用異步方案，則需根據(jù)狀態(tài)圖繪制時序圖，再從翻轉(zhuǎn)要求出發(fā)選擇合適的時鐘信號；求輸出方程；由狀態(tài)圖或狀態(tài)表求輸出信號的標(biāo)準(zhǔn)與或表達(dá)式；注意：無效狀態(tài)對應(yīng)的最小項應(yīng)視為約束項處理，充分利用約束項化簡。求狀態(tài)方程若采用同步方案，由狀態(tài)圖直接寫出次態(tài)的標(biāo)準(zhǔn)與或表達(dá)式，并利用約束項化簡；若采用異步方案，一方面無效狀態(tài)對應(yīng)的最小項可當(dāng)成約束項，另一方面不具有時鐘條件

19、的觸發(fā)器的現(xiàn)態(tài)所對應(yīng)的最小項也可以當(dāng)成約束項；說明：一般同樣的邏輯功能，異步時序電路總比同步時序電路簡單。5、求驅(qū)動方程變換狀態(tài)方程，使之具有和觸發(fā)器特性方程相一致的表達(dá)形式；與特性方程相比較，按“變量相同、系數(shù)相等、兩個方程必等”的原則，求驅(qū)動方程；6、檢查能否自啟動將無效狀態(tài)代入狀態(tài)方程進(jìn)行計算，在CP操作下能否回到有效狀態(tài)；若不能自啟動，則應(yīng)采取措施，或重新狀態(tài)編碼，或修改驅(qū)動方程，等；7、繪制邏輯電路圖先畫觸發(fā)器并進(jìn)行必要的編號，標(biāo)出有關(guān)的輸入端和輸出端；按時鐘方程、驅(qū)動方程、輸出方程連線。三、設(shè)計示例示例：設(shè)計一個串行數(shù)據(jù)檢測電路，要求連續(xù)輸入3個或3個以上的1時輸出為1,其它情況輸

20、出為0。1、邏輯抽象，建立原始狀態(tài)圖定義X為輸入信號，Y為輸出信號，檢測電路的輸入信號是串行數(shù)據(jù)，輸出信號是檢測結(jié)果，由題意可知，電路內(nèi)部約4個狀態(tài)，其原始狀態(tài)圖如下：0/0 S0S1S21/1S31/11/00/01/00/00/02、狀態(tài)化簡，繪制最簡狀態(tài)圖（1）確定等價狀態(tài)：輸入相同，輸出相同，且轉(zhuǎn)換的次態(tài)也相同，則狀態(tài)等價。顯然S2與S3等價。（2）合并等價狀態(tài)：S2與S3合并且用S2表示。0/0 S0S11/1S21/00/01/00/03、狀態(tài)分配（狀態(tài)編碼），繪制二進(jìn)制數(shù)編碼后的狀態(tài)圖因為狀態(tài)數(shù)為3，應(yīng)取2位二進(jìn)制編碼。令S0=00、S1=01、S2=11，則編碼后狀態(tài)圖如下：0

21、/0 00011/1111/00/01/00/0n0111101111XQ 1n QQ1n+1 Q0n+1 Y相應(yīng)狀態(tài)表如下：按可能的初態(tài)計算次態(tài)000011001100010101000010001100000附：時序圖從波形圖可以看出：此類情形適宜采用同步電路。34CPX 0Q0 0Q1 0Y 011102110111111111Y Q1 0nQQQQ1n+1Q1 0nQ=X00QQn+104、選擇觸發(fā)器，求時鐘方程、輸出方程、狀態(tài)方程（1）選用上升沿觸發(fā)的邊沿JK觸發(fā)器二個（電路只有三個狀態(tài)）；（3）求輸出方程（2）采用同步方案，則 CP0=CP1=CPn0XQ 1n QQ1n+1 Q0

22、n+1 Y按可能的初態(tài)計算次態(tài)000000010000001111110011010101001101110001Xn1011010001111001（4）求狀態(tài)方程n n1 0X01X00011110n01Y=X Q1nn+10Q1n+1 =XQ0nY=X Q1nQ0n+1 =XQ1n+1 =XQ0n11111（1）變換狀態(tài)方程 n+1Q1 Q1 0QXQ0n+1Q1 0nQn引入約束項以簡化表達(dá)式（2）與特性方程作比較有：01Xn0001111001n5、求驅(qū)動方程方法：借助卡諾圖將狀態(tài)方程變換為與特性方程相一致或相似。n n00 01 11 10nJ1 =XQ0K1=XJ 0 =XK0

23、=XY=X Q1nQ0n+1 =XQ1n+1 =XQ0n10006、檢查所設(shè)計的電路能否自啟動方法：將無效狀態(tài)代入到輸出方程和狀態(tài)方程進(jìn)行計算，判斷無效狀態(tài)能否進(jìn)入有效循環(huán)Q1中，若能則能自啟動，反之則不能自啟動。將無效狀態(tài)10代入輸出方程和狀態(tài)方程計算。有：1/1 0/001可見，設(shè)計的電路能夠自啟動。7、繪制邏輯電路圖Q0FF0FF1XCPY=X Q1nQ0n+1 =XQ1n+1 =XQ0nY分析：示例2：繪制01序列檢測器的原始狀態(tài)圖。01序列檢測器XY一個信號輸入X，一個信號輸出Y當(dāng) X 輸入01序列時電路輸出為1，則要求電路能記憶輸入為 0 時的狀態(tài)以及連續(xù)輸入為01時的狀態(tài)，即該電

24、路應(yīng)具有兩個狀態(tài)。令：S0代表輸入為0時的初始狀態(tài)，S1代表連續(xù)輸入為0和1時的狀態(tài)0/0 S0S11/01/10/0分 析：示例3：繪制1101序列檢測器的原始狀態(tài)圖。1101序列檢測器XY0/0 S0S1S2S31/11/00/01/00/0S40/00/0一個信號輸入X，一個信號輸出Y當(dāng)輸入1101序列時電路輸出為1，則要求電路能記憶的狀態(tài)是0、1、11、110、1101共五個狀態(tài)。令：S0代表輸入為0時的初始狀態(tài)，S1代表輸入為1的狀態(tài)，S2代表連續(xù)輸入11時的狀態(tài)，S3代表連續(xù)輸入110時的狀態(tài)，S4代表連續(xù)輸入1101時的狀態(tài)。1/01/00/0 S0S11/0S21/11/00/

25、00/00/0從原始圖可知，S1與S4是等價的（輸入相同，輸出相同，且轉(zhuǎn)換的次態(tài)也相同）1/0S3則：要求電路能記憶0、1、10、101共四個狀態(tài)。示例4：繪制101序列檢測器的狀態(tài)圖，且已知X0101011010，Y0001000010分析：101不重疊序列檢測器（即101序列重疊出現(xiàn)時輸出不為1）XY0/0 S0S1S21/01/01/10/00/00/01/0S3第四節(jié)計數(shù)器一、計數(shù)器的特點(diǎn)及其分類1、計數(shù)及計數(shù)器人們在日常生活、工作、學(xué)習(xí)、生產(chǎn)、科研中總是離不開計數(shù)，即人們做任何事情都應(yīng)心中有數(shù)，廣義地說就是計數(shù)。實現(xiàn)計數(shù)的器物就是計數(shù)器，如算盤、里程表、鐘表等。2、數(shù)字電路中的計數(shù)器

26、在數(shù)字電路中，把記憶輸入CP脈沖個數(shù)的操作稱為計數(shù)。能實現(xiàn)計數(shù)操作的電子電路稱為計數(shù)器。其特點(diǎn)表現(xiàn)在：除輸入計數(shù)脈沖（為觸發(fā)的脈沖信號）信號外，一般沒有其它輸入信號；輸出是現(xiàn)態(tài)的函數(shù)，屬于Moore型時序電路；電路的組成單元是時鐘觸發(fā)器；3、計數(shù)器的分類（1）按數(shù)的進(jìn)制（數(shù)的編碼）分二進(jìn)制計數(shù)器按二進(jìn)制數(shù)規(guī)律進(jìn)行計數(shù)的電路；十進(jìn)制計數(shù)器按十進(jìn)制數(shù)規(guī)律進(jìn)行計數(shù)的電路；N進(jìn)制計數(shù)器如十二進(jìn)制、六十進(jìn)制等；（2）按計數(shù)過程中數(shù)字增減分加計數(shù)器當(dāng)輸入脈沖到來時按遞增規(guī)律進(jìn)行計數(shù)的電路；減計數(shù)器當(dāng)輸入脈沖到來時按遞減規(guī)律進(jìn)行計數(shù)的電路；可逆計數(shù)器既可以遞增計數(shù)，也可以遞減計數(shù)；（3）按計數(shù)器中觸發(fā)器翻轉(zhuǎn)

27、是否同步分同步計數(shù)器各個時鐘觸發(fā)器的時鐘信號均為輸入計數(shù)脈沖；異步計數(shù)器（4）按計數(shù)器中使用的開關(guān)元件分TTL計數(shù)器CMOS計數(shù)器4、計數(shù)器的應(yīng)用領(lǐng)域計數(shù)：計數(shù)器分頻：分頻器；定時：定時器；產(chǎn)生節(jié)拍脈沖：時序發(fā)生器、脈沖序列等。1 i電路特點(diǎn)：由三個D觸發(fā)器組成，Q2QQ0 構(gòu)成電路的狀態(tài)，時鐘特點(diǎn)CP+1 =QinQ1Q0Q2CLRCPRDFF0RDFF2RDFF1二、二進(jìn)制計數(shù)器（一）基于SSI 的二進(jìn)制計數(shù)器的分析1、二進(jìn)制異步計數(shù)器以三位二進(jìn)制異步計數(shù)器為例。（1）上升沿觸發(fā)的二進(jìn)制異步加計數(shù)器電路如下圖所示。驅(qū)動方程 Di =QQ2n+1 Q1n+1 Q0n+1Q0nQ1nCPQ 1

28、 1n (Q0n )=QQ 2 2n (Q1n )=Qn0Qn+10=Qn+1n+1(CP)狀態(tài)計算原理分析：列方程CP0=CP1 n2 n時鐘方程 CP =Q0CP=Q1ni輸出方程（無）求狀態(tài)方程Q1Q0Q2CLRCPRDFF0RDFF2RDFF1注意：當(dāng)時鐘脈沖條件不滿足時觸發(fā)器維持現(xiàn)態(tài)。111000110110111101Q 2n Q 1n Q0 0 00 0 1按狀態(tài)發(fā)生的順序計算次態(tài)n0 0 0 1 0 1 0011100101001100101繪制狀態(tài)圖、時序圖000001010011100101110111CPQ0Q 1Q 2功能說明：實現(xiàn)了二進(jìn)制遞增計數(shù)；習(xí)慣上，把一個具體的

29、計數(shù)器能夠記憶輸入脈沖的數(shù)目稱為計數(shù)器 的計數(shù)容量（或長度模）。如：三位計數(shù)器，可記憶8個CP脈沖，則稱為模8加計數(shù)器。事實上，計數(shù)器的容量、長度或模就是電路的有效狀態(tài)數(shù)。實現(xiàn)了分頻功能（計數(shù)器可以作為分頻器）；Q 0、Q1、Q 2 的周期分別是CP周期的2倍、4倍、8倍，則Q 0、Q1、Q 2 對CP進(jìn)行了2分頻、4分頻、8分頻。電路特點(diǎn)：由三個T 型的JK觸發(fā)器組成，Q2 1 0 構(gòu)成電路的狀態(tài)，時鐘特點(diǎn)CPi+1QQ=Qin原理分析（分析過程、邏輯功能同前所述）。（2）下降沿觸發(fā)的二進(jìn)制異步加計數(shù)器電路如下圖所示。1Q1Q0Q2FF0CPCLRRDRDRDFF2FF12、二進(jìn)制異步減計數(shù)

30、器以三位二進(jìn)制異步減計數(shù)器為例。（1）上升沿觸發(fā)的二進(jìn)制異步減計數(shù)器1 i電路特點(diǎn)：由三個D觸發(fā)器組成，Q2QQ0構(gòu)成電路的狀態(tài)，時鐘特點(diǎn)CP+1=Qin原理分析：寫方程、求狀態(tài)方程、狀態(tài)計算、繪制狀態(tài)圖、時序圖Q1Q0Q2電路如下圖所示。CLRCPRDFF0RDFF2RDFF1000111110101100011010001Q QQ電路特點(diǎn)：由三個T 型的JK觸發(fā)器組成，2 1 0 構(gòu)成電路的狀態(tài)，時鐘特點(diǎn)CPi+1=Qin（2）下降沿觸發(fā)的二進(jìn)制異步減計數(shù)器電路如下圖所示。Q1Q0Q2FF0CP1FF2FF1總結(jié)：二進(jìn)制異步計數(shù)器級間連接規(guī)律（反映的是高位觸發(fā)器的時鐘脈沖觸發(fā)信號的連接法）

31、，即高位觸發(fā)器的時鐘信號來自低位觸發(fā)器的輸出，其規(guī)律如下：加計數(shù)減計數(shù)下降沿上升沿CPi+1 =QinCPi+1 =QinCPi+1 =QinCPi+1 =Qin=Q分析驅(qū)動方程：T1 0T2 =Q1 Q0可推廣到一般：Ti+1 =Qi-1Qi-2 1 0 =Q j.Q Q3、二進(jìn)制同步加計數(shù)器以三位二進(jìn)制同步加計數(shù)器為例說明：二進(jìn)制同步計數(shù)器一般均由T觸發(fā)器組成；電路中的所有觸發(fā)器的時鐘信號一樣，因而級間的連接規(guī)律只能由輸入觸發(fā)信號來實現(xiàn)；1電路由三個T 型的JK觸發(fā)器組成。Q2QQ0 構(gòu)成電路的狀態(tài)，C是輸出信號也是進(jìn)位信號。CQ1Q0Q2FF01CPFF2FF1T0 =1nnni-1j=

32、0其中 Q1=1Ti+1 =Qi-1Qi-2 1 0 =Q nj=Qi-1 i-2 1 0 =Q nj.Q Qi-1j=0其中 Q1=1級間連接規(guī)律為：其中 Q 1=1i-1j=0Q Q Q結(jié)構(gòu)特點(diǎn)：級間連接規(guī)律是 Ti（無論是串行進(jìn)位還是并行進(jìn)位，二進(jìn)制同步加計數(shù)器的級間連接規(guī)律是一樣的）串行進(jìn)位任意高位的觸發(fā)器的翻轉(zhuǎn)信號是所有低位進(jìn)位信號非同時的使能。(上圖電路屬于串行進(jìn)位計數(shù)器)并行進(jìn)位任意高位的觸發(fā)器的翻轉(zhuǎn)信號是所有低位進(jìn)位信號同時的使能。并行進(jìn)位的不足之處在于各個觸發(fā)器的負(fù)載不均勻，越是低位，驅(qū)動的門數(shù)越多，負(fù)載越重。4、二進(jìn)制同步減計數(shù)器由 T 觸發(fā)器組成的同步二進(jìn)制減法計數(shù)器如數(shù)

33、字電技術(shù)基礎(chǔ)（第四版）清華大學(xué)電子學(xué)教研組編閻石主編，P246圖5.3.16；5、二進(jìn)制同步可逆計數(shù)器雙時鐘同步十六進(jìn)制可逆（加/減）計數(shù)器74LS193如數(shù)字電技術(shù)基礎(chǔ)（第四版）清華大學(xué)電子學(xué)教研組編閻石主編，P250圖5.3.19；電技術(shù)基礎(chǔ)數(shù)字部分（第四版）康華光主編，P252圖7.1.13；單時鐘同步十六進(jìn)制可逆（加/減）計數(shù)器74LS191如數(shù)字電技術(shù)基礎(chǔ)（第四版）清華大學(xué)電子學(xué)教研組編閻石主編，P248圖5.3.17；（二）基于 SSI的二進(jìn)制計數(shù)器的設(shè)計設(shè)計的關(guān)鍵在于邏輯抽象，建立狀態(tài)圖。所謂加法計數(shù)就是記憶CP脈沖的個數(shù)，且每來一個CP脈沖，計數(shù)器加1，隨著輸入計數(shù)脈個數(shù)的增加

34、，計數(shù)器的值也增大，當(dāng)計數(shù)器計滿時再來CP脈沖，計數(shù)器歸零的同時給高位進(jìn)位。所謂減法計數(shù)就是記憶CP脈沖的個數(shù)，且每來一個CP脈沖，計數(shù)器減1，當(dāng)不夠減時則向高位借位（如三位二進(jìn)制減計數(shù)器，向高位借1當(dāng)8）。則：二進(jìn)制計數(shù)器邏輯抽象二進(jìn)制加計數(shù)器二進(jìn)制減計數(shù)器輸入加計數(shù)脈沖CP輸入減計數(shù)脈沖CP送給高位的進(jìn)位C送給高位的借位BQ2 1 0nQ QQ2 1 0nQ Q如：三位二進(jìn)制同步加計數(shù)器的狀態(tài)圖：n n/C000001010011100101110111/0/0/0/0/0/0/0/1三位二進(jìn)制同步減計數(shù)器的狀態(tài)圖：n n/B000111110101100011010001/0/0/0/0

35、/0/0/0/1Q Q QQ3 2 1 0n8421BCD碼十進(jìn)制減同步計數(shù)器輸出借位信號B三、非二進(jìn)制計數(shù)器基于SSI非二進(jìn)制計數(shù)器設(shè)計典型的非二進(jìn)制計數(shù)器十進(jìn)制計數(shù)器，且按8421BCD碼進(jìn)行計數(shù)。以十進(jìn)制同步減計數(shù)器的設(shè)計為例。1、邏輯抽象，建立狀態(tài)圖輸入減計數(shù)脈沖CP原始狀態(tài)圖如下：S0S1S2S4/0/1S5S6S7S8S9S3/0/0/0/0/0/0/0/00000100110000110/0/1010101000011001000010111/0/0/0/0/0/0/0/0狀態(tài)圖：n n n/B0000100110000110/0/101010100001100100001011

36、1/0/0/0/0/0/0/0/0則狀態(tài)表如下：Q3n0110000000111111Q 2n0001111000001111Q1n0001100110110011Q0n0101010101010101Q3n+11100000000Q2n+10011110000Q1n+10011001100Q0n+11010101010B100000000011001000000100001001101000110010101111000Q 3 2 1 0n+1Q Q QQ 1 0nQQ 3 2nQQ 1 0nQQ 3 2nQ卡諾圖如下：n1000011110110100nn+1 n+1 n+1Bn00011

37、11010110100n1Q 1 0nQQ 3 2nQ0 1 2 32、選擇觸發(fā)器，求時鐘方程、輸出方程和狀態(tài)方程選擇時鐘下降沿觸發(fā)的JK觸發(fā)器，并分別用 FF0、FF1、FF2、FF3 表示因采用同步電路，則時鐘方程為：CP=CP=CP=CP=CP求輸出方程：Bn00011110B=Q3n Q2n Q1n Q0n10110100n111111Q 3n+1 Q Q nQ 2n+1 Q Q nQ 3 2nQQ 3 2nQQ3n+1=Q2n Q1n Q0n Q3n+Q0 3nQQ2n+1=Q3n Q0 2n+(Q1n+Q0 2nQ)Q求狀態(tài)方程nn n同理：n+1 n n nn+1n0001111

38、010110100n1 0n0001111010110100n1 0J 1 =Q3 Q2 Q0J 2 =Q3 Q0J 3 =Q2 Q1 Q0K 2 =Q1 Q04、檢查電路能否自啟動：將無效狀態(tài)10101111分別代入狀態(tài)方程計算。有可見，均能回到有效狀態(tài)，電路能夠自啟動。5、繪制邏輯電路圖（略）J 0 =1K0 =1nn nK 3 =Q0n nnK1=Q0nnn+1n+1 n n nn nn3、求驅(qū)動方程：111111100101/0/001011011/0110111000011/0/0四、集成計數(shù)器序 言集成計數(shù)器是廠家生產(chǎn)的定型產(chǎn)品，其函數(shù)關(guān)系已被固化在芯片中，狀態(tài)分配（編碼）是不能更

39、改的，且多為自然態(tài)序編碼。典型的集成計數(shù)器如下表所示。異步異步同步異步異步異步（高電平）異步（低電平）異步異步單時鐘4位二進(jìn)制可逆雙時鐘4位二進(jìn)制可逆十進(jìn)制加法單時鐘十進(jìn)制可逆雙時鐘4位二進(jìn)制加法二五十進(jìn)制加法74LS19174LS1937416074LS19074LS29374LS290同步同步同步異步（低電平）異步（低電平）異步（低電平）4位二進(jìn)制加法4位二進(jìn)制加法4位二進(jìn)制加法7416174HC16174HCT161同 步異 步預(yù)置數(shù)方式清零方式計數(shù)模式型號CP脈沖引入方式保 持保 持計 數(shù) LHLHHHHHHHDCBADCBALHLLLL L輸出預(yù)置數(shù)據(jù)輸入時鐘使能清零 預(yù)置RD(1)

40、LD(9)EP(7)ET(10)CP(2)A(3)B(4)C(5)D(6)QA(14)QB(13)QC(12)QD(11)異步清零端集成4位二進(jìn)制加計數(shù)器74161功能表進(jìn)位輸出端(15)B CRCO=ET QAQQQD1 234567816 15 14 13 12 1174161109集成雙時鐘4位二進(jìn)制同步可逆計數(shù)器74193功能表加計數(shù)減計數(shù)/HHHHLL預(yù) 置DCBADCBALL清 零LLLL HQDQA功能說明輸出QB QC時鐘 預(yù)置數(shù)據(jù)輸入CPU CPD A B C D清零 預(yù)置RD LD1 234567816 15 14 13 12 1174193109集成計數(shù)器一般都設(shè)置有清零

41、端和置數(shù)端，且清零和置數(shù)又有同步和異步之分。當(dāng)CP觸發(fā)沿到來時才能完成清零或置數(shù)的則為同步方式；通過時鐘觸發(fā)器的異步輸入端實現(xiàn)清零或置數(shù)而與CP信號無關(guān)的則稱為異步方式。因而，可以用清零端或置數(shù)端實現(xiàn)清零或置數(shù)，可以獲得按自然態(tài)序進(jìn)行計數(shù)的N進(jìn)制計數(shù)器。2、可行性分析1、問題提出MN時，則需多片M進(jìn)制集成計數(shù)器；如何用現(xiàn)有的M進(jìn)制集成計數(shù)器實現(xiàn)N進(jìn)制計數(shù)器？顯然：MN時，則只需一片M進(jìn)制集成計數(shù)器；3、實現(xiàn)的方法反饋清零法適用于清零輸入端的集成計數(shù)器，又分為“同步清零端反饋清零”、“異步清零端反饋清零”。反饋置數(shù)法適用于具有置數(shù)輸入端的集成計數(shù)器，又分為“同步置數(shù)端反饋置數(shù)”、“異步置數(shù)端反饋

42、置數(shù)”。反饋清零法在計數(shù)過程中，針對異步清零方式，不管它的輸出狀態(tài)處于何種狀態(tài)，只要在異步清零端引入有效信號，則其輸出立即回到0態(tài)，待清零信號消失后，又從0態(tài)開始計數(shù)；針對同步清零方式，則是在對應(yīng)輸出狀態(tài)時，在同步清零端引入有效信號，待CP有效到來時，輸出回到0態(tài)。4、實現(xiàn)的依據(jù)反饋置數(shù)法在計數(shù)過程中，將其輸出的某一狀態(tài)通過譯碼形成一個預(yù)置數(shù)控制信號反饋至置數(shù)控制端，待置數(shù)信號（或時鐘信號、或使能信號）有效時，將預(yù)置數(shù)輸入端的狀態(tài)置入輸出端，置數(shù)控制信號消失后，計數(shù)器則從被置入的狀態(tài)開始重新計數(shù)。（一）基于MSI的N進(jìn)制計數(shù)器的分析分析五步驟：1、熟悉集成計數(shù)器的邏輯功能，包括清零方式、置數(shù)方

43、式、時鐘觸發(fā)信號、預(yù)置數(shù)據(jù)輸入端、輸出位數(shù)等；2、求反饋邏輯，即清零端或置數(shù)端的邏輯表達(dá)式；對于反饋置數(shù)電路，則求置數(shù)端的邏輯表達(dá)式的同時還要求預(yù)置數(shù)據(jù)輸入端的狀態(tài)；對于反饋清零電路，則只需求清零端的邏輯表達(dá)式；3、確定初始狀態(tài)；對于反饋清零電路，一般初始狀態(tài)為0態(tài)；對于反饋置數(shù)電路，一般初始狀態(tài)為預(yù)置態(tài)；4、按自然態(tài)序編碼繪制狀態(tài)圖，并確定末尾狀態(tài)；對于同步方式的反饋清零或置數(shù)電路，則末尾狀態(tài)為SN的二進(jìn)制碼；對于異步方式的反饋清零或置數(shù)電路，則末尾狀態(tài)為SN-1的二進(jìn)制碼；5、抽象邏輯功能；示例1：分析圖示邏輯功能。RCOLDRDQA1ETCP1EPDCBA74161QBQC QDC B正

44、是異步清零方式，1001狀態(tài)僅在瞬間形成后又消失，則末尾狀態(tài)為1000，顯然10011111共七個狀態(tài)不會出現(xiàn)。5、邏輯抽象：九進(jìn)制加計數(shù)器。1分 析：1、74161：同步置數(shù)異步清零的4位二進(jìn)制加集成計數(shù)器；2、清零邏輯：RD =QD Q A3、初始狀態(tài)：QDQQQA=00004、繪制狀態(tài)圖：0000 00010010 0011 0100 0101 0110 0111 1000 1001 Q 代表 SN1 狀態(tài)為1的各個觸發(fā)器Q端的連乘積 Q10-N-14、求反饋邏輯，即同步清零端或置數(shù)端的邏輯表達(dá)式，且均為 PN-1 =10 N 15、畫連線圖。（二）基于MSI的N進(jìn)制計數(shù)器的設(shè)計1、用同

45、步清零端或置數(shù)端反饋清零或置數(shù)的N進(jìn)制計數(shù)器設(shè)計設(shè)計五步驟：1、熟悉集成計數(shù)器的邏輯功能；2、繪制狀態(tài)圖；3、確立初始狀態(tài)和末尾狀態(tài)S N-1 的二進(jìn)制代碼PN-1;若屬于反饋清零，則初始狀態(tài)為0態(tài)，末尾狀態(tài)為S N-1;若屬于反饋置數(shù)，則初始狀態(tài)為預(yù)置態(tài)，末尾狀態(tài)為S N-1，且預(yù)置輸入端的值便直接求得；1 S2n 1是不會出現(xiàn)的，可以作為約束項處理，則PQ Q Q 代表 SN1 狀態(tài)為1的各個觸發(fā)器Q端的連乘積Q 代表S相應(yīng)：PN 1 =Q3 Q2 Q1QQ 3 2n對于同步清零、置數(shù)端是低電平有效，注意不排除有高電平有效的情形，如74193屬于高電平清0。如：S N 1 的狀態(tài)編碼為11

46、10，則 PN 1 =1110=Q3 Q 2 Q1 Q 0由于 SN=1010 N 1 0 N 1N 1Q0 N 1n n nPN 1 代表 S N 1 的狀態(tài)譯碼，在時序電路中有PN 1=Q 1 0N 1 Q 00N 1說明：00 N 1N 1狀態(tài)為0的各個觸發(fā)器Q 端的連乘積式中10 N 1n0111100010110100n1 0S N S 2n 1S N 1 Q;10 N-1=4、求反饋邏輯，即異步清零端或置數(shù)端的邏輯表達(dá)式，且均為PN5、畫連線圖。2、用異步清零端或置數(shù)端反饋清零或置數(shù)的N進(jìn)制計數(shù)器設(shè)計設(shè)計五步驟：1、熟悉集成計數(shù)器的邏輯功能；2、繪制狀態(tài)圖；3、確立初始狀態(tài)和末尾狀

47、態(tài) SN 的二進(jìn)制代碼PN;4、求反饋邏輯：LD =QD QC QB QA 或 L D=RCO且D1、CB0、A1CP1 1ET EPLD RD11 0 0 1A B C D74161 RCOQA QB QC QD5、繪制連線圖如下：ET EP A B C DCP 74161 RCO11 1 1 0 0 1RD LD QA QB QC QD3、計數(shù)狀態(tài)為10011111，跳過00001000九個狀態(tài)，則只能采用反饋置數(shù)的方法。相應(yīng)初始狀態(tài)為1001，末尾狀態(tài)為11113、設(shè)計示例示例1：試用74HCT161設(shè)計一個計數(shù)器，其計數(shù)狀態(tài)為自然二進(jìn)制數(shù)10011111。1、74HCT161同步置數(shù)異

48、步清零的4位二進(jìn)制加集成計數(shù)器；10011011110011011110111110102、繪制狀態(tài)圖：3、求反饋邏輯：RD=P6 =QC QB 或 LD=P5=QCQA 且DCBA04、繪制連線圖如下：ET EP D C B A74161 RCORD LD QD QC QB QACP11 1反饋置數(shù)示例2：試用74161設(shè)計一個六進(jìn)制計數(shù)器。1、74HCT161同步置數(shù)異步清零的4位二進(jìn)制加集成計數(shù)器；2、初始狀態(tài)定為0000：ET EPLD RDD C B A74161 RCOQD QC QB QACP11 1反饋清零若異步清零，則末尾狀態(tài)S6的編碼為P6=0110；若同步置數(shù)，則末尾狀態(tài)

49、S5的編碼為P5=0101；0000 0001 0010 0011 0100異步清零時0101 0110 0000 0001 0010 0011 0100同步置數(shù)時01013、求反饋邏輯：若采用反饋清零方式，則RD =QDQC 且D、C、B、A各端懸空；且DCBA0若采用反饋置數(shù)方式，則 LD=QDQC4、繪制連線圖如下：示例3：試用74193構(gòu)成十二進(jìn)制計數(shù)器。1、74193雙時鐘異步置數(shù)（低電平置數(shù)）異步清零（高電平清零）的4位二進(jìn)制可逆集成計數(shù)器；2、初始狀態(tài)定為0000，則末尾狀態(tài)S12的編碼為P12=1100（置數(shù)與清零均為異步方式）；ABCDDCPVLD RDBO CO74193

50、CPQD QC QB QACP反饋清零1 ABCDQD QC QBCPDQ ACPVRD LDBO CO741931 CP反饋置數(shù)10000 0001 0010 0011 0100 0101 0110 0111 10001001 10101011 1100五、計數(shù)器容量的擴(kuò)展集成計數(shù)器一般都設(shè)置有級聯(lián)用的輸入端和輸出端，只要正確地把它們連接起來，可構(gòu)成更大容量的計數(shù)器。74161如：應(yīng)用74161組成256進(jìn)制計數(shù)器。分 析：一片74161只能實現(xiàn)16進(jìn)制加計數(shù)功能，而2561616，顯然需要兩片74161實現(xiàn)之。并行進(jìn)位：同步計數(shù)，低位片的進(jìn)位信號作為高位片的使能信號；片與片之間的連接方式串

51、行進(jìn)位：異步計數(shù)，低位片的進(jìn)位信號作為高位片的時鐘脈沖；并行進(jìn)位方式的256進(jìn)制計數(shù)器可見：兩片的計數(shù)時鐘脈沖連接在一起，即同步計數(shù)方式，低位片的使能信號總處于計數(shù)狀態(tài)，而高位片的使能端（EP、ET）與低位片的進(jìn)位信號輸出端RCO相連。這樣，只有低位片計數(shù)至1111狀態(tài)時，高位片計數(shù)使能，在下一個計數(shù)時鐘脈沖作用時計數(shù)一次，而當(dāng)?shù)臀黄?111狀態(tài)變成0000狀態(tài)時，低位片的RCO為0，高位片計數(shù)使能消失，高位片停止計數(shù)。ABCDETEPLDRCOQC QD74161QA QBCP111ETEPRDLDRDABCDRCOQA QB QC QD11QC QDABCDRCOETEPLD74161Q

52、A QBCP111ETEPRDLDRDABCD74161 RCOQA QB QC QD111串行進(jìn)位方式的256進(jìn)制計數(shù)器可見：兩片的計數(shù)時鐘脈沖沒有連接在一起，即異步計數(shù)方式。兩片的使能端（EP、ET）恒為1，使能信號保證芯片總處于計數(shù)狀態(tài)，而與低位片的進(jìn)位信號輸出端RCO作為高位片的時鐘脈沖信號，每當(dāng)?shù)臀黄嫈?shù)至1111狀態(tài)時，才向高位片發(fā)送一個計數(shù)脈沖，且當(dāng)?shù)臀黄?111狀態(tài)變成0000狀態(tài)時，低位片的RCO由1變?yōu)?，高位片CP形成一個計數(shù)脈沖上升沿，計數(shù)一次，之后，高位片停止計數(shù)。第五節(jié)寄存器及移位寄存器一、寄存器的主要特點(diǎn)及其分類1、寄存器的概念所謂寄存器就是把二進(jìn)制數(shù)據(jù)或代碼暫

53、時存儲起來的操作。具有寄存功能的電路稱為寄存器。寄存器是一種基本的時序電路。2、寄存器的特點(diǎn)控制信號串行輸入FF0、FF1、FFN1串行輸出并行輸出 Q iN位寄存器的結(jié)構(gòu)示意圖如下所示。并行輸入Di從電路組成看，寄存器由具有存儲功能的觸發(fā)器組合起來而構(gòu)成；從邏輯功能看，寄存器的任務(wù)是暫時存儲二進(jìn)制數(shù)據(jù)或代碼，不對存儲內(nèi)容進(jìn)行處理（即邏輯功能單一）；3、寄存器分類移位寄存器既具有存儲數(shù)據(jù)的功能又具有移位功能的電路。所謂移位功能就是指寄存器所存數(shù)據(jù)在移位脈沖作用下逐次左或右移，因而可以實現(xiàn)并行輸入/并行輸出和串行輸出、串行輸入/并行輸出、串行輸出。該類寄存器的存儲單元只能采用主從觸發(fā)器和邊沿觸發(fā)

54、器。（1）按功能差別分：基本寄存器數(shù)據(jù)或代碼只能并行輸入，需要時也可能并行輸出。該類寄存器的存儲單元可以是基本觸發(fā)器、同步觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器；（2）按使用開關(guān)元件不同分：TTL寄存器。其中：基本寄存器有多位D型觸發(fā)器（如74173、74174、74175），鎖存器（如74116、74373、74375），寄存器陣列（如74170、74172、74670）；移位寄存器有單向移位寄存器（如74165、74195），雙向移位寄存器（如7495、74194）。CMOS寄存器。其中：基本寄存器有多位D型觸發(fā)器（如CC4042、CC40174）；移位寄存器有單向移位寄存器（如CC4015、CC

55、4021），雙向移位寄存器（如CC4034、CC40194）。CPCRQ1FF0Q0Q0D 0D1D 2D3Q1Q2Q3Q2Q3R DR DR DR DFF1FF2FF31、電路組成由4個邊沿D觸發(fā)器組成，D0 D3 并行數(shù)據(jù)輸入端，Q0 Q3 并行數(shù)據(jù)輸出端，CR 異步清零端，CP 控制時鐘端（送數(shù)據(jù)控制端）。二、基本寄存器以4位集成寄存器74LS175為例。基本電路圖如下圖所示。2、工作原理（1）清零功能 CR=0 時異步清零。無論寄存器中原有內(nèi)容是什么只要 CR=0 有效，觸發(fā)器復(fù)位為0態(tài)。（一般接收數(shù)據(jù)之前應(yīng)有清零動作）（2）送數(shù)功能 CR=1 且CP時，則Q3Q2Q1Q0=D3 D

56、2 D1 D0（3）保持功能 CR=1 且非CP時，則寄存器內(nèi)容不變。采用D觸發(fā)器作寄存器，其D端具有很強(qiáng)的抗干擾能力。CPCRQ1FF0Q0Q0D 0D1D 2D3Q1Q2Q3Q2Q3R DR DR DR DFF1FF2FF3Q1Q 0Q2Q3FF0FF1FF2FF3右移輸出Do右移輸入Di右移位時鐘 CP三、移位寄存器根據(jù)移位的不同分：單向移位寄存器、雙向移位寄存器。（一）單向移位寄存器1、電路組成：電路圖如下圖所示。（右移）2、工作原理：串行輸入每來一個移位時鐘（上升沿），數(shù)據(jù)輸入并移至下一位；并行輸出四個觸發(fā)器同時輸出；串行輸出在連續(xù)四個移位脈沖作用下，輸入數(shù)據(jù)依次從輸入端傳送到輸出端

57、；單向移動；Q2Q3FF0FF1Q1FF2Q 0FF3左移輸入Di左移輸入出Do左移位時鐘 CP（左移）工作原理：串行輸入每來一個移位時鐘（上升沿），數(shù)據(jù)輸入并移至下一位；并行輸出四個觸發(fā)器同時輸出；串行輸出在連續(xù)四個移位脈沖作用下，輸入數(shù)據(jù)依次從輸入端傳送到輸出端；單向移動；特點(diǎn)：存儲單元個數(shù)就是移位寄存器的位數(shù)；各個存儲單元共用一個時鐘信號，屬于同步時序電路；典型器件741648位串行輸入/并行輸出單向移位寄存器清零保持移位移位移位LQ7Q6Q6Q6LQ1Q5Q5Q5LQ5Q4Q4Q4LQ4Q3Q3Q3LQ3Q2Q2Q2LQ2Q1Q1Q1LQ1Q0Q0Q0LQ0HLLHLHLLLHHHHQ

58、7Q6Q5Q2Q1Q0功能說明輸 出Q3 Q4清零 時鐘 串行輸入Clear CP A B保持QAQBQC QDLLH左移HLQAQAQBQB QC QCHLHHLLHH置數(shù)右移AQBQBBQCQCCQDQDDHLD C B A HLHLLHHHHHH保持QAQBQC QDH/LH清零LLLL LQDQA并行輸入D C B A時鐘CP功能說明輸 出QC QB輸 入控制信號 串行輸入S1 S2 左移DSL 右移DSR清零RD（二）雙向移位寄存器既能左移又能右移。集成雙向移位寄存器74LS1944位雙向移位寄存器1、環(huán)形計數(shù)器電路如圖所示。五、移位寄存器的特殊應(yīng)用移位寄存器型計數(shù)器將移位寄存器的輸

59、出以一定方式饋送到串行輸入端，則可以得到一些電路簡單、編碼別具特色、用途極為廣泛的移位寄存器型計數(shù)器。Q1Q 0Q2Q3FF0FF1FF2FF3CPn不難分析共有六個循環(huán)狀態(tài)：0000111101011010001110010110110000100001010010000111101111101101顯然，這種形式的計數(shù)器不能自啟動，需要修改邏輯，要么重新啟動，另外，環(huán)形計數(shù)器沒有利用全部狀態(tài)，相應(yīng)狀態(tài)利用率低。其特點(diǎn)D0=Qi2、扭環(huán)形計數(shù)器約翰遜計數(shù)器電路圖如圖所示。Q1Q 0Q2Q3FF0FF1FF2FF3CPn，仍屬于自循環(huán)移位寄存器。不難分析：電路共有兩個循環(huán)狀態(tài)，即：0000111111100111110000111000000101001011011001011101001010101001結(jié)束