EDA課程設計 ALU算術邏輯運算單元的設計

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1、1摘要摘要本文討論了基于FPGA 芯片的四位簡單微處理器的設計方法。依據微處理器的基本原理，以XILINUX ISE 9.2I軟件平臺作為開發(fā)工具，它與AMD公司生產的四位微處理器AM2901指令兼容，主要完成微處理器硬件系統(tǒng)設計和指令系統(tǒng)設計兩方面的任務，運用VHDL硬件編程語言，使微處理器能夠實現兩個四位二進制加、減算術運算和與或等邏輯運算功能。微處理器系統(tǒng)包括運算器、控制器、存儲器以及其他必要的邏輯部件。關鍵詞關鍵詞：FPGA，VHDL,微處理器。 2目錄目錄一一 設計任務設計任務33二二 總體設計總體設計33三三 詳細設計詳細設計33 1 1、ALUALU 輸入選擇器的設計輸入選擇器的

2、設計3 32 2、ALUALU 算術邏輯運算單元的設計算術邏輯運算單元的設計443 3、存儲器、存儲器 RAMRAM 的設計的設計664 4、寄存器、寄存器 qreg1qreg1 的設計的設計775 5、輸出選擇器的設計、輸出選擇器的設計886 6、頂層模塊的設計、頂層模塊的設計99四四 結果分析結果分析1111五五 結束語結束語1313六六 參考文獻參考文獻13133一、設計任務一、設計任務本設計為一個基于VHDL語言的9位簡單指令，微處理器的設計流程，包括微處理器的ALU操作數選擇、ALU功能選擇、RAM輸入輸出及移位操作，最后用頂層設計進行元件例化。通過編譯、仿真檢查程序，最后在FPGA

3、芯片上實現下載。二、總體設計二、總體設計系統(tǒng)的主要分五個模塊。模塊間的關系如下圖：ALU 輸入選擇設計輸入選擇設計ALU 功能選擇設計功能選擇設計RAM 輸入輸出及移位操作設計輸入輸出及移位操作設計寄存器輸入輸出及移位操作設計寄存器輸入輸出及移位操作設計系統(tǒng)本身輸入輸出及移位操作系統(tǒng)本身輸入輸出及移位操作三、詳細設計三、詳細設計微處理器的指令系統(tǒng)規(guī)定：基本指令字長為 9 位，指令的每一位從高到低用I8、I7、I6、I5、I4、I3、I2、I1、I0表示。1 1、ALUALU 輸入選擇器的設計輸入選擇器的設計指令的編碼方式如圖 指令碼指令碼 ALU 輸入選擇 其中，ALU 輸入選擇，可以對 AL

4、U 中運算的操作數進行選擇，即 r 和 s，選擇信指令碼 輸入選擇 I2 I1 I0 r s0 0 0 a q0 0 1 a b0 1 0 0 q0 1 1 0 b1 0 0 0 a1 0 1 d a1 1 0 d q1 1 1 d 04號 a、b、d、q、0 到 ALU。ALU 輸入選擇器是由微處理器指令中的源操作數所控制的兩個多路選擇器構成的。輸出信號 r 在 a、d 和 0 之間選擇，s 信號在 a、b、q 和 0 之間選擇。其VHDL 源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;enti

5、ty alumux is port ( d,q,a,b : in unsigned(3 downto 0); aluin_ctrl:in std_logic_vector(2 downto 0); -輸入選擇控制 r,s:buffer unsigned(3 downto 0);end alumux;architecture arc1 of alumux isbegin with aluin_ctrl select r=a when 000|001, 0000when 010|011|100, d when others; with aluin_ctrl select s=q when 000|

6、010|110, b when 001|011, a when 100|101, 0000 when others;end arc1;2 2、ALUALU 算術邏輯運算單元的設計算術邏輯運算單元的設計 ALU 算術運算邏輯單元，可以對兩個 4 位操作數執(zhí)行 3 種算術運算和 5 中邏輯運算。輸入信號為 4 位 r 信號，4 位 s 信號以及進位信號 cin，輸出信號為f3.0、進位輸出信號 c4、進位生成信號 g_bar、進位傳輸信號 p_bar 和溢出標志 ovr。ALU 的輸出信號 f3.0還反饋到寄存器和存儲器。指令碼 ALU 單元選擇I5 I4 I3 0 0 0 r+s0 0 1 s-

7、r0 1 0 r-s0 1 1 r or s1 0 0 r and s1 0 1 (not r) and s1 1 0 r xor s1 1 1 not(r xor s) ALU 功能選擇ALU 算術邏輯運算單元的主要功能是根據指令碼的要求，分別對兩個操作執(zhí)行算術邏輯運算單元的 VHDL 程序實現如下：5library ieee;use ieee.std_logic_1164.all;use ieee.numeric_std.all;use ieee.std_logic_unsigned.all;entity alu is port ( r,s : in unsigned(3 downto 0

8、); alu_ctrl:in std_logic_vector(2 downto 0); -功能選擇控制 cin:in std_logic; -進位輸入 f:buffer unsigned(3 downto 0); -結果輸出 g_bar,p_bar:buffer std_logic; -進位生成標志和進位傳輸標志 c4:buffer std_logic; -進位輸出 ovr:buffer std_logic);end alu;architecture rt1 of alu issignal r1,s1,f1:unsigned(4 downto 0);begin r1=0&r; s1 if c

9、in=0 then f1=r1+s1; -r+s else f1 if cin=0 then f1=s1+not(r1); -s-r else f1 if cin=0 then f1=r1+not(s1); -r-s else f1 f1 f1 f1 f1 f1 null;end case;end process;f=f1(3 downto 0);c4=f1(4);g_bar=not( (r(3)and s(3) or (r(3)or s(3)and (r(2)and s(2) or6 (r(3)or s(3)and (r(2)or s(2)and (r(1)and s(1) or (r(3)

10、or s(3)and (r(2)or s(2)and (r(1)and s(1)and (r(0)and s(0);p_bar=not( (r(3)or s(3)and(r(2)or s(2)and(r(1)and s(1)and(r(0)and s(0); ovr=1when (f1(4)/=f1(3)else 0;end rt1;3 3、存儲器、存儲器 RAMRAM 的設計的設計存儲器 RAM 用于讀寫數據的雙端口存儲器。4 位 aaddr 信號和 baddr 信號對16 位存儲器進行尋址，決定了輸出線 a、b 的讀出數據。指令碼 RAM 操作I8 I7 I60 0 0 0 0 1 0 1

11、 0 f3.00 1 1 f3.01 0 0 ram3 & f3.1 1 0 1 ram3 & f3.1 1 1 0 f2.0 & ram01 1 1 f2.0 & ram0 RAM 輸入輸出及移位操作存儲器操作包括在給定的地址信號作用下，實現數據的輸入和輸出。在本模塊中，數據的數入有 3 種不同的方式，由指令碼 I8.6所示的方式進行控制。其 VHDL 源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity ram1 is po

12、rt ( clk : in std_logic;aaddr,baddr,f:in unsigned(3 downto 0); -a 地址、b 地址 f:in unsigned(3 downto 0) -輸入數據 ram1_ctrl:in std_logic_vector(2 downto 0);-RAM 操作控制 ram0,ram3:in std_logic; a,b:buffer unsigned(3 downto 0); -a、b 通道end ram1;architecture rt1 of ram1 is-16 位地址type ram_type is array(15 downto 0)

13、of unsigned(3 downto 0); signal ab_data:ram_type; -存儲區(qū)值signal ctrl:std_logic_vector(1 downto 0); begin7ctrlab_data(to_integer(baddr)ab_data(to_integer(baddr)ab_data(to_integer(baddr)ab_data(to_integer(baddr)=ab_data(to_integer(baddr); end case;end if;end process;a=ab_data(to_integer(aaddr); -a 通道bq_

14、dataq_dataq_dataq_data=q_data; -保持 end case; q=q_data; end if;end process;q3=f(3)when (q_ctrl=110 or q_ctrl=111)else Z;q0=f(0)when (q_ctrl=100 or q_ctrl=101)else Z;end rt1;5 5、輸出選擇器設計、輸出選擇器設計 系統(tǒng)本身輸入輸出及移位操作輸出選擇器選擇將 a 信號或 f 信號輸出，用于選擇 ALU 輸出或者寄存器信號作為對外輸出信號。輸出選擇模塊主要是經多路選擇器將輸出信號傳送到輸出總線 y3.0，輸出信號的選擇受指令碼控制

15、，輸出總線構成三態(tài)結構，受控制端 OE 的控制。其 VHDL 源程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.numeric_std.all;entity outmux is port ( a,f : in unsigned(3 downto 0); mux_ctrl:in std_logic_vector(2 downto 0); -輸出控制 oe:in std_logic; -三態(tài)控制指令碼 輸出I8 I7 I60 0 0 f0 0 1 f0 1 0 a0 1 1

16、 f1 0 0 f1 0 1 f 1 1 0 f1 1 1 f9 y:buffer unsigned(3 downto 0); -輸出end outmux;architecture arc1 of outmux issignal y_data:unsigned(3 downto 0);beginy_data=a when mux_ctrl=010 else f;yclk,aaddr=aaddr,baddr=baddr,f=ff,ram1_ctrl=i(8 downto 6),ram0=ram0,ram3=ram3,a=aa,b=bb);-寄存器的端口映射u2:qreg1 port map(cl

17、k=clk,f=ff,q_ctrl=i(8 downto 6),q0=q0,q3=q3,q=qq);11-輸入選擇器的端口映射u3:alumux port map(d=d,q=qq,a=aa,b=bb,aluin_ctrl=i(2 downto 0),r=rr,s=ss);-ALU 算術邏輯運算單元的端口映射u4:alu port map(r=rr,s=ss,alu_ctrl=i(5 downto 3),cin=cin,f=ff,g_bar=g_bar,c4=c4,ovr=ovr);-輸出選擇器的端口映射u5:outmux port map(a=qq,f=ff,mux_ctrl=i(8 dow

18、nto 6),oe=oe,y=y);end rt1;四、結果分析四、結果分析1 1、ALUALU 輸入選擇器輸入選擇器 由運行結果可知，當指令為 0 時，輸入選擇信號 r 為 a,輸入選擇信號 s 為 q,當指令為 3 時，輸入選擇信號 r 為 0,輸入選擇信號 s 為 b。圖中當指令碼alum_ctrl 為 0，則輸入選擇信號 r 為輸入 a 即 2，輸入選擇信號 s 為 q 即 1。當指令碼 alum_ctrl 為 3，則輸入選擇信號 r 為 0，輸入選擇信號 s 為 b 即 8。2 2、ALUALU 算術邏輯運算單元算術邏輯運算單元 由運行結果可知，當指令碼 alu_ctrl 為 0 時

19、，執(zhí)行加法運算，即 r+s,如果進位輸入為 1，則再加上進位，即 r+s+1，圖中 2 加 4 加進位 1 得 7，相加之后沒有進位，進位輸出 c4 即為 0，溢出標志 ovr 為 0，當指令碼 alu_ctrl 為 4 時，12執(zhí)行與運算，即 r and s，圖中 5 與 d 進行與運算，結果為 5。3 3、存儲器、存儲器 RAMRAM由運行結果可知，當輸入指令 ram1_ctrl 時，地址選擇信號 baddr 選擇 ram存儲位置，存儲的值由 a 通道或 b 通道輸出，a 通道輸出的值由地址選擇信號aaddr 決定，通道輸出的值由地址選擇信號 baddr 決定,圖中指令 ram1_ctrl

20、 為2 時，將計算結果 1 存儲在地址 baddr 為 0 的存儲區(qū)內，a 通道輸出地址 aaddr為 0 的存儲區(qū)值，即輸出 1，b 通道輸出地址 aaddr 為 0 的存儲區(qū)值，即輸出1。4、寄存器、寄存器 qreg1qreg1 由運行結果可知，指令 q_ctrl 有四種操作包括接收、左移、右移、保持，圖中當指令 q_ctrl 為 0 時，執(zhí)行接受輸入數據 f，當指令 q_ctrl 為 7 時，執(zhí)行保持數據 f，q3 被賦值，當指令 q_ctrl 為 4 時，實現左移，q0 被賦值。5 5、輸出選擇器、輸出選擇器13 由運行結果可知，當 oe 為高電平時，輸出端 y 輸出高阻態(tài)，否則輸出端

21、由輸出控制指令 mux_ctrl 決定，當 mux_qtrl 為 2 時，輸出為 a 信號，當 mux_ctrl為7 或 0 時，輸出為 f 信號。6 6、總體仿真、總體仿真 由運行結果可知，輸入端 d 輸入數據，經 ALU 算術邏輯單元運算后得到的結果送入存儲器和寄存器，最后經輸出選擇器選擇輸出數據。當輸入指令為 i 為 7 時，將信號 d 輸入,執(zhí)行加法運算，經存儲器存儲，經寄存器寄存，oe 為低電平控制輸出端 y輸出。五、結束語五、結束語14本文介紹了基于FPGA進行微處理器的設計，進行系統(tǒng)建模，并且使用現場可編程器件FPGA，由九位指令控制，實現ALU操作數選擇、ALU功能選擇、RAM輸入輸出及移位操作、寄存器輸入輸出及移位操作。六、參考文獻六、參考文獻1 基于 Altera FPGA/CPLD 的電子系統(tǒng)設計及工程實踐 人民郵電出版社2 潘松，黃繼業(yè)主編.EDA 技術與 VHDL（第 3 版）.清華大學出版社3 譚會生.EDA 技術綜合應用實例與分析.西安電子科技大學出版社