計(jì)算機(jī)系統(tǒng)基礎(chǔ)模擬試題

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1、一、填空題 1、傳統(tǒng)術(shù)語中，將______和______合在一起稱為CPU，而將CPU和內(nèi)存儲(chǔ)器合稱為主機(jī)。 2、機(jī)器數(shù)A7H若被看作一個(gè)整數(shù)的8位補(bǔ)碼時(shí)，其真值是______。 3、運(yùn)算器的基本功能是進(jìn)行______和邏輯運(yùn)算。 4、為了進(jìn)行算術(shù)運(yùn)算，運(yùn)算部件中至少要有______個(gè)寄存器。 5、一個(gè)64KX8存儲(chǔ)芯片，其地址線和數(shù)據(jù)線的總和是______。 6、SRAM芯片的控制信號(hào)有______和______等。 7、動(dòng)態(tài)存儲(chǔ)芯片的刷新方式有集中式刷新和______。 8、直接尋址方式指令中，直接給出______，只需訪問內(nèi)存______次就可以獲得操作數(shù)。 9、微程

2、序控制中，將由同時(shí)發(fā)出的控制信號(hào)所執(zhí)行的一組微操作稱為______。 10、控制器的功能是______、______、和______。 11、控制器的組成包括______、______、指令譯碼器、脈沖源及啟停線路和時(shí)序信號(hào)形成部件。 12、CPU響應(yīng)中斷時(shí)需要保護(hù)斷點(diǎn)，這里斷點(diǎn)指的是______。 13、中斷分為______和非屏蔽中斷。 14、當(dāng)中斷允許觸發(fā)器被置為1時(shí)，______CPU響應(yīng)中斷。 15、DMA的三種工作方式是______ 、______和______。 16、DMA控制器中的寄存器有______、______、外圍設(shè)備地址寄存器ADR、控制與狀態(tài)寄存器CS

3、R和數(shù)據(jù)緩沖寄存器DBR。 二、單項(xiàng)選擇題。 1、字長(zhǎng)16位，用定點(diǎn)補(bǔ)碼小數(shù)表示時(shí)，一個(gè)字所能表示的范圍是_____。 D A．0～1－2-15 B．－(1－2-15)～(1－2-15) C． －1～＋1 D． －1～（1－2-15） 2、已知X<0，且[X]原=X0X1X2……Xn，則[X]補(bǔ)可通過______求得。B A．各位求反，末位加1 B．除X0外各位求反，末位加1 C．求補(bǔ) D．[X]反-1 3．如果操作數(shù)地址在寄存器中，稱為______尋址。 C A．直接

4、 B．立即數(shù) C．寄存器間接 D．寄存器直接 4．微程序存放在______中。A A．控制存儲(chǔ)器 B．RAM C．指令寄存器 D．內(nèi)存儲(chǔ)器 5、微程序控制系統(tǒng)中，機(jī)器指令與微指令的關(guān)系是______。D A．一條微指令由若干條機(jī)器指令組成 B．每一條機(jī)器指令由一條微指令來執(zhí)行 C．一段機(jī)器指令組成的程序由一條微指令來執(zhí)行 D．每一條機(jī)器指令由一段微指令編成的微程序來解釋執(zhí)行 6、在CPU中，保存當(dāng)前指令的寄存器是______。C A．主存地址寄存器 B．程

5、序計(jì)數(shù)器 C．指令寄存器 D．狀態(tài)標(biāo)志寄存器 7．指令譯碼器是對(duì)____進(jìn)行譯碼。B A．整條指令 B．指令的操作碼字段 C．指令的地址 D．指令的操作數(shù)字段 8、累加寄存器位于______。B A．cache內(nèi) B．CPU內(nèi) C．主存儲(chǔ)器內(nèi) D．外設(shè)內(nèi) 9、存取周期是指______。C A、存儲(chǔ)器的讀出時(shí)間； B、存儲(chǔ)器的寫入時(shí)間； C、連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作所需間隔的最小時(shí)間； D、啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。

6、 10、通常計(jì)算機(jī)的主存儲(chǔ)器是可采用______。A A．RAM和ROM B．ROM C．RAM D．RAM或ROM 11、中斷向量可提供______。C A、被選中設(shè)備的地址 B、傳送數(shù)據(jù)的起始地址 C、服務(wù)程序的入口地址 D、現(xiàn)行程序的斷點(diǎn)地址 12．CPU響應(yīng)中斷的時(shí)間是______。D A．任一機(jī)器周期結(jié)束時(shí) B． 外設(shè)提出中斷時(shí) C．取指周期結(jié)束時(shí)

7、 D．一條指令結(jié)束時(shí) 13、DMA傳送方式是在______之間建立一條數(shù)據(jù)通路。A A．I/O設(shè)備和主存 B．兩個(gè)I/O設(shè)備 C．I/O設(shè)備和CPU D．CPU和主存 14、在獨(dú)立編址方式下，存儲(chǔ)單元和I/O設(shè)備是依靠______來區(qū)分的。C A．不同的地址代碼 B．不同的地址總線 C．不同的指令 D．上述都不對(duì) 15、在外設(shè)接口中，狀態(tài)寄存器的作用是______。D A．存放CPU對(duì)外設(shè)的操作命令 B．存放外設(shè)給CPU的操作命令 C．存放CPU的工作狀態(tài) D．存放外設(shè)的工作狀態(tài) 三、簡(jiǎn)答題和綜合題 1、X=－0.1101

8、，Y=－0.1011，用補(bǔ)碼計(jì)算X＋Y，并判斷結(jié)果有無溢出? 2、設(shè)有浮點(diǎn)數(shù)X,Y，階碼（補(bǔ)碼形式）和尾數(shù)（原碼形式）如下：X：階碼0001，尾數(shù)0.1010；Y：階碼1111，尾數(shù)0.1001。設(shè)基數(shù)為2。求X+Y（階碼運(yùn)算用補(bǔ)碼，尾數(shù)運(yùn)算用補(bǔ)碼）。 3、有一個(gè)128K*16的存儲(chǔ)器，由64K*1的2164RAM芯片(芯片是4個(gè)128*128結(jié)構(gòu))構(gòu)成，問： (1) 總共需要多少個(gè)RAM芯片？ (2) 如果采用分散刷新方式，如單元刷新間隔不超過2ms，求刷新信號(hào)的周期。 4、基址寄存器的內(nèi)容為2600H，變址寄存器的內(nèi)容為03B0H，指令的地址碼部分是7DH，當(dāng)前正在

9、執(zhí)行的指令所在地址為3B00H，請(qǐng)求出變址編址（考慮基址）和相對(duì)編址兩種情況的訪存有效地址。 5、CPU結(jié)構(gòu)如圖所示，其中有一個(gè)累加器AC，一個(gè)狀態(tài)寄存器和其他四個(gè)寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳遞的方向 （1）指出圖中四個(gè)寄存器A、B、C、D的名稱 （2）簡(jiǎn)述指令從主存取到控制器的數(shù)據(jù)通路 （3）簡(jiǎn)述運(yùn)算器和主存之間進(jìn)行讀和寫訪問的數(shù)據(jù)通路

10、 PSW 微控制器 D B A C MEMORY AC ALU +1 6、簡(jiǎn)述中斷處理過程。 7、某機(jī)器中，已知有一個(gè)地址空間為0000H~1FFFH的ROM區(qū)域，采用8KX8的ROM芯片?，F(xiàn)在再用8KX8的RAM芯片形成一個(gè)16KX8的RAM區(qū)域，起始地址為2000H，RAM芯片有片選信號(hào)（CS）和讀寫信號(hào)（WE）控制端。CPU地址總線為A15~A0。數(shù)據(jù)總線為D7~D0，控制信號(hào)為R/W(讀/寫)、MREQ(當(dāng)存儲(chǔ)器進(jìn)行讀或?qū)懖僮鲿r(shí)，該信號(hào)指示地址總線

11、上的地址是有效的)。要求： （1）給出所需的ROM芯片及RAM芯片的片數(shù)。 （2）給出RAM區(qū)域的地址空間。 （3）給出每個(gè)RAM芯片的地址空間。 （4）給出每個(gè)芯片的片選邏輯。 （5）畫出CPU與芯片連接邏輯圖。 計(jì)算機(jī)組成原理模擬試題答案 一、填空題 1、 運(yùn)算器 控制器 2、 -59H 3、 算術(shù)運(yùn)算 4、 2或3 5、 24 6、 讀寫控制信號(hào) 片選信號(hào) 7、 分散式刷新 8、 操作數(shù)的有效地址 1 9、 微指令 10、 取指令 分析指令 執(zhí)行指令 11、 程序計(jì)數(shù)器 指令寄存器 12、 程序計(jì)數(shù)器PC的內(nèi)容 13、 可屏蔽

12、中斷 14、 允許 15、 CPU暫停方式 CPU周期竊取方式 直接訪問存儲(chǔ)器工作方式 16、 主存地址寄存器MAR 字?jǐn)?shù)計(jì)數(shù)器WC 二、單項(xiàng)選擇題 題號(hào) 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 答案 D B C A D C B B C A C D A C D 三、簡(jiǎn)答題 1． [X]補(bǔ)=11.0011 [Y]補(bǔ)=11.0101 [X+Y]補(bǔ)=[X]補(bǔ)+[Y]補(bǔ)=11.0011+11.0101=10.1000 fs1=0, fs2=1, fs1?fs2， 結(jié)果溢出 2．

13、 解： 將x,y轉(zhuǎn)換成浮點(diǎn)數(shù)據(jù)格式 　　　　　[x]浮 = 00 01, 01010 　　　　　[y]浮 = 11 11, 01001 （1）對(duì)階：[Ey-Ex]補(bǔ)＝1111+1111=1110，即-2，因此將Y的尾數(shù)右移兩位，得： 　　　　　[Y]浮 = 00 01, 0001001 （2）對(duì)尾數(shù)求和，得： 　　　　　[x+y]浮 = 0001, 0110001 （3）規(guī)格化：由于符號(hào)位和第一位數(shù)不相等，是規(guī)格化數(shù) 　　　　[x+y]浮 = 0001, 0110001 （4）舍入：采用0舍1入法。得： 　　　　　[x+y]浮 = 0001, 01100 　?。?）判溢

14、： 數(shù)據(jù)無溢出，因此結(jié)果為 　　　　　x+y =2+1(+0.1100B) 3． 解： （1）總共需要的芯片數(shù)為（128K16）/（64K1）=32 （2） 因?yàn)?2個(gè)芯片可以同時(shí)刷新，而且每個(gè)芯片中的四個(gè)矩陣也可以同時(shí)刷新，所以只要在2ms內(nèi)刷新完128行即可，因此分散刷新時(shí)，刷新信號(hào)的周期是21000/128＝15.625μs 4． 解： 變址編址（考慮基址）訪存有效地址＝2600H＋03B0H＋7DH ＝2A2DH 相對(duì)編址的訪存有效地址=3B00H＋7DH =3B7FH 5． 解： （1）A

15、：數(shù)據(jù)緩沖寄存器DR； B：指令寄存器IR； C：主存地址寄存器； D：程序計(jì)數(shù)器PC。 （2） M->IR->控制器 （3）讀：M->DR->ALU->AC； 寫：AC->DR->M 6． 解： (1) 關(guān)中斷，進(jìn)入不可再次響應(yīng)中斷的狀態(tài)。 (2) 保存斷點(diǎn)和現(xiàn)場(chǎng) (3) 判別中斷源，轉(zhuǎn)向中斷服務(wù)程序。 (4) 開中斷。開中斷將允許更高級(jí)中斷請(qǐng)求得到響應(yīng)，實(shí)現(xiàn)中斷嵌套。 (5) 執(zhí)行中斷服務(wù)程序。 (6) 退出中斷。在退出時(shí)，又應(yīng)進(jìn)入不可中斷狀態(tài)，即關(guān)中斷，恢復(fù)現(xiàn)場(chǎng)、恢復(fù)斷點(diǎn)，然后開中斷，返回原程序執(zhí)行。 7． 解： （1） ROM芯

16、片：1片，RAM芯片：2片； （2） RAM區(qū)域的地址空間為：2000H~5FFFH； （3） RAM芯片1的地址空間空間為2000H~3FFFH；RAM芯片2的地址空間為4000H~5FFFH； （4） ROM芯片的片選邏輯：A15A14A13 RAM芯片1的片選邏輯：A15A14A13 RAM芯片2的片選邏輯：A15A14A13 （5） A15～A0 D7～D0 D7～D0 D7～D0 ROM CS0 CS CPU CS1 A13 CS2 B CS CS 8K*8 R/W WE A12～A0 CS 8K*8 A15 A15～A0 A12～A0 A14 A C A12～A0 MREQ WE D7～D0 - 5 -