組合邏輯電路(半加器全加器及邏輯運(yùn)算)實(shí)驗(yàn)報(bào)告.doc

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電子通信與軟件工程 系2013-2014學(xué)年第2學(xué)期數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)實(shí)驗(yàn)報(bào)告- 班級(jí)： 姓名： 學(xué)號(hào)： 成績(jī)： 同組成員： 姓名： 學(xué)號(hào)： -一、 實(shí)驗(yàn)名稱：組合邏輯電路（半加器全加器及邏輯運(yùn)算）二、 實(shí)驗(yàn)?zāi)康模?、掌握組合邏輯電路的功能調(diào)試2、驗(yàn)證半加器和全加器的邏輯功能。 3、學(xué)會(huì)二進(jìn)制數(shù)的運(yùn)算規(guī)律。 三、實(shí)驗(yàn)內(nèi)容：1組合邏輯電路功能測(cè)試。（1）用2片74LS00組成圖 4.1所示邏輯電路。為便于接線和檢查在圖中要注明芯片編號(hào)及各引腳對(duì)應(yīng)的編號(hào)。 （2）圖中A、B、C接電平開關(guān)，YI，Y2接發(fā)光管電平顯示（3）。按表4。1要求，改變A、B、C的狀態(tài)填表并寫出Y1，Y2邏輯表達(dá)式（4）將運(yùn)算結(jié)果與實(shí)驗(yàn)比較2測(cè)試用異或門（74LS86）和與非門組成的半加器的邏輯功能根據(jù)半加器的邏輯表達(dá)式可知半加器Y是A、B的異或，而進(jìn)位Z是A、B相與，故半加器可用一個(gè)集成異或門和二個(gè)與非門組成如圖4.2（1）在學(xué)習(xí)機(jī)上用異或門和與門接成以上電路接電平開關(guān)SY、Z接電平顯示（2）按表42要求改變A、B狀態(tài)，填表 3測(cè)試全加器的邏輯功能。（1）寫出圖43電路的邏輯表達(dá)式。（2）根據(jù)邏輯表達(dá)式列真值表（3）根據(jù)真值表畫邏輯函數(shù)Si 、 Ci的卡諾圖（4）填寫表43各點(diǎn)狀態(tài)（5）按原理圖選擇與非門并接線進(jìn)行測(cè)試，將測(cè)試結(jié)果記入表44，并與上表進(jìn)行比較看邏輯功能是否一致實(shí)驗(yàn)結(jié)果：表41輸入輸出ABCY1Y20001111000111001011100100011111101100011Y1=A+B Y2=（AB）+（BC）表42輸入端A0101B0011輸出端Y0110Z0001表43ABCYZX1X2X3SC00000111000101010110100101011011000111010010111010011110110110111011011110111011表44輸入端A00001111B00110011C01010101輸出端C00010111S01101001Y=AB+ABZ=CX1=AB+C+AB X2=AB+AB+C X3=AB+AB+CSi=ABC+ABC+ABC+ABC Ci=AC+AB+BC實(shí)驗(yàn)總結(jié)：此實(shí)驗(yàn)中因本就缺少一塊74LS00的芯片導(dǎo)致線路不完整，原本打算用74LS20來代替74LS00，但電路還是出現(xiàn)了問題，原以為是電路接線的問題，也重新接線過，但是情況毫無變化。在和隔壁組同學(xué)的討論下，決定一個(gè)個(gè)檢測(cè)電路中各點(diǎn)的情況，最后發(fā)現(xiàn)是74LS20芯片1,2,13接口的問題。最后找到一個(gè)74LS00才使得電路正確運(yùn)行。通過這次實(shí)驗(yàn)明白了，有時(shí)候出現(xiàn)問題時(shí)，自己應(yīng)在一定的時(shí)間內(nèi)想到問題的解決方案，如果解決不了問題應(yīng)需要找同伴商討合作才能使實(shí)驗(yàn)完成的效率更高，在實(shí)驗(yàn)的過程中重要的不僅僅是理論知識(shí)，要有學(xué)會(huì)聽取他人意見不可一意孤行，還要有會(huì)和團(tuán)體合作的意識(shí)，才能將任務(wù)更高效更好的完成。