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1、中央民族大學(xué)
數(shù)字電子課程設(shè)計(jì)
小組成員:
中央民族大學(xué)
課程設(shè)計(jì)任務(wù)書(shū)
課程名稱:電子技術(shù)課程設(shè)計(jì)
題??目:串行數(shù)據(jù)檢測(cè)器電路設(shè)計(jì)
?
專業(yè)班級(jí):
?????? 學(xué)生姓名:???
?????? 指導(dǎo)老師:????
審??批:
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任務(wù)書(shū)下達(dá)日期:2012年11月15日設(shè)計(jì)完成 日期:2012年12月12日
中央民族大學(xué)
目錄
一.設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求………………
2、…………………1
二. 設(shè)計(jì)總體思路、基本原理和框圖…………………2
三. 單元電路設(shè)計(jì)(各單元電路圖)…………………13
四. 總電路設(shè)計(jì)(總電路圖)…………………………15
五. 安裝、調(diào)試步驟……………………………………16
六. 故障分析與電路改進(jìn)………………………………17
七. 總結(jié)與設(shè)計(jì)調(diào)試體會(huì)………………………………21
八.附錄(元器件清單)………………………………22
九.參考文獻(xiàn)……………………………………………24
十.課程設(shè)計(jì)成績(jī)?cè)u(píng)分表…………………………………25
中央民族大學(xué)
一:設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求
1、設(shè)計(jì)內(nèi)容
設(shè)計(jì)
3、一個(gè)串行數(shù)據(jù)檢測(cè)器。
要求:連續(xù)輸入3個(gè)或3個(gè)以上的1時(shí)輸出為1,其他輸入情況下輸出為0。
2、設(shè)計(jì)要求:
a. 設(shè)計(jì)思路清晰,給出整體設(shè)計(jì)框圖;
b. 程序編寫(xiě)簡(jiǎn)潔,要求給出關(guān)鍵的注釋;
c. 下載程序到FPGA開(kāi)發(fā)板,調(diào)試程序;
e. 寫(xiě)出設(shè)計(jì)報(bào)告;
3、主要設(shè)計(jì)條件
a.quartusii_60開(kāi)發(fā)環(huán)境;
b. FPGA開(kāi)發(fā)板。
二. 設(shè)計(jì)總體思路、基本原理和框圖
1.基本原理:
JK觸發(fā)器原理:
J
K
Q’
主
從
S
R
Q
Q
Q’
CLK
4、
1
0
1
1
0
1
1
1
0
1
1
0
0
0
1
0
1
1
0
1
1
0
0
1
1
1
0
0
0
0
0
0
X
X
X
X
主從JK觸發(fā)器的邏輯功能表
J
K
說(shuō) 明
0
0
保持
0
1
0
復(fù)位
1
0
1
置位
1
1
計(jì)數(shù)
2、分析方法
a、邏輯抽象,得出電路的狀態(tài)轉(zhuǎn)換圖
5、或狀態(tài)轉(zhuǎn)換表
1.分析給定的邏輯問(wèn)題,確定輸入變量、輸出變量以及電路的狀態(tài)數(shù)。通常取原因(或條件)作為輸入邏輯變量,取結(jié)果作輸出邏輯變量;
2.定義輸入、輸出邏輯狀態(tài)和每個(gè)電路狀態(tài)的含義,并將電路狀態(tài)順序編號(hào);
3.按照題意列出電路的狀態(tài)轉(zhuǎn)換表或畫(huà)出電路的狀態(tài)轉(zhuǎn)換圖。
b、 狀態(tài)化簡(jiǎn)
若兩個(gè)電路狀態(tài)在相同的輸入下有相同的輸出,并且轉(zhuǎn)換到同樣的一個(gè)狀態(tài)去,則稱這兩個(gè)狀態(tài)為等價(jià)狀態(tài)。等價(jià)狀態(tài)可以合并,這樣設(shè)計(jì)的電路狀態(tài)數(shù)少,電路越簡(jiǎn)。
c、 狀態(tài)分配
狀態(tài)分配也叫狀態(tài)編碼
1.確定觸發(fā)器的數(shù)目n ;
2.確定電路的狀態(tài)數(shù)M ,應(yīng)滿足2n-1
6、碼,即將電路的狀態(tài)和觸發(fā)器狀態(tài)組合對(duì)應(yīng)起來(lái)。
d、選定觸發(fā)器的類型,求出電路的狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程
1. 選定觸發(fā)器的類型;
2. 由狀態(tài)轉(zhuǎn)換圖(或狀態(tài)轉(zhuǎn)換表)和選定的狀態(tài)編碼、觸發(fā)器的類型,寫(xiě)出電路的狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程。
e 、根據(jù)得到的方程式畫(huà)出邏輯圖
f、 檢查設(shè)計(jì)的電路能否自啟動(dòng)
若電路不能自啟動(dòng),則應(yīng)采取下面措施:
1. 通過(guò)預(yù)置數(shù)將電路狀態(tài)置成有效循環(huán)狀態(tài)中;
2. 通過(guò)修改邏輯設(shè)計(jì)加以解決
C、框圖
3.總體思路:
a、首先進(jìn)行邏輯抽像:
取輸入數(shù)據(jù)為輸入變量,用X表示;取檢測(cè)結(jié)果為輸出變量,用Y表示。設(shè)電路在沒(méi)有輸入1以前的狀態(tài)為
7、S0,輸入一個(gè)1以后的狀態(tài)為S1,連續(xù)輸入二個(gè)1以后的狀態(tài)為S2,連續(xù)輸入3個(gè)或三個(gè)以上1以后的狀態(tài)為S3。若以S表示電路的現(xiàn)態(tài),以S*表示電路的次態(tài)依據(jù)設(shè)計(jì)要求便可得到表a-1狀態(tài)轉(zhuǎn)化表和a-2狀態(tài)轉(zhuǎn)化圖。
表a-1
S*/Y S
X
S0
S1
S2
S3
0
S0/0
S0/0
S0/0
S0/0
1
S1/0
S2/0
S3/1
S3/1
圖a-2
b.進(jìn)行狀態(tài)化簡(jiǎn):
比較一下Q2和Q3這兩個(gè)狀態(tài)便可發(fā)現(xiàn),他們?cè)谕瑯拥妮斎霠顟B(tài)下有同樣的輸出,而且轉(zhuǎn)換后得到同樣的狀態(tài)。因此Q2和Q3是等價(jià)狀態(tài),可以合并為一個(gè)。
從物理概
8、念上也不難理解,當(dāng)電路處于Q2狀態(tài)時(shí)表明已經(jīng)輸入了二個(gè)1。如果在電路轉(zhuǎn)換到Q2狀態(tài)的同時(shí)輸入也改換為下一位輸入數(shù)據(jù)(當(dāng)輸入數(shù)據(jù)來(lái)自移位寄存器的串行輸出,而且移位寄存器和數(shù)據(jù)檢測(cè)器由同一時(shí)鐘信號(hào)操作時(shí),就工作在這種情況),那么只要下個(gè)輸入為1,就表明連續(xù)輸入3個(gè)1了,因而無(wú)需再設(shè)置一個(gè)電路狀態(tài),于是就得到了圖a-3所示化簡(jiǎn)后的狀態(tài)轉(zhuǎn)換圖。
圖a-3
c.狀態(tài)分配:
在電路狀態(tài)M=3的情況下,根據(jù)式:可知,應(yīng)取觸發(fā)器的位數(shù)n=2。
d. 選定觸發(fā)器的類型,求出電路的狀態(tài)方程、驅(qū)動(dòng)方程和輸出方程:
如果取觸發(fā)器狀態(tài)Q1Q0的00、
9、01和10分別代表S0、S1和S2,并選定JK觸發(fā)器組成這個(gè)檢測(cè)電路,則可從狀態(tài)轉(zhuǎn)換圖畫(huà)出電路次態(tài)和和輸出的卡諾圖:
將圖a-4所示的卡諾圖分解為分別表示S1*,S0和Y的三個(gè)卡諾圖:
經(jīng)過(guò)化簡(jiǎn)后得到電路的狀態(tài)方程:
由上式得驅(qū)動(dòng)方程:
輸出方程:
e.根據(jù)得到的方程式設(shè)計(jì)出電路邏輯圖
f. 檢查設(shè)計(jì)的電路能否自啟動(dòng):
將狀態(tài)“11” 代入狀態(tài)方程和輸出方程,分別求X=0/1下的次態(tài)和現(xiàn)態(tài)下的輸出,得到:
由狀態(tài)轉(zhuǎn)換圖a-6可知,此電路可以自啟動(dòng)。由于電路有輸入信號(hào),故為米利型時(shí)序邏輯電路。
圖a-6
三. 單元電路設(shè)計(jì)
10、(各單元電路圖)
本設(shè)計(jì)中中用到的單元電路為JK觸發(fā)器,其電路邏輯圖如下圖所示:
電路結(jié)構(gòu):
邏輯符號(hào):
四. 總電路設(shè)計(jì)(總電路圖)
根據(jù)得到的方程式設(shè)計(jì)總電路圖如下圖:
圖a-5
五. 安裝、調(diào)試步驟
1.Quartus2文本輸入并仿真:
程序代碼:
波形圖:
六. 故障分析與電路改進(jìn)
設(shè)計(jì)的邏輯電路圖6.3中:
圖6.3
增加一個(gè)D觸發(fā)器( 上升沿觸發(fā), JK觸發(fā)器為下降沿觸發(fā)) , 將檢測(cè)數(shù)據(jù)時(shí)確定的電路狀態(tài)延遲至輸入改換為下一位輸入數(shù)據(jù)時(shí)再行輸出。也就是說(shuō), 使電路狀態(tài)信息的輸出與輸入
11、數(shù)據(jù)的改換同步。修改后的電路如圖6.8所示:
圖6.8 狀態(tài)信息輸出與輸入數(shù)據(jù)改換同步的檢測(cè)器
七. 總結(jié)與設(shè)計(jì)調(diào)試體會(huì)
本次課程所設(shè)計(jì)的是串行數(shù)據(jù)檢測(cè)電路。通過(guò)這次課程設(shè)計(jì)讓我們了解了更多關(guān)于數(shù)字電子計(jì)數(shù)的知識(shí),為今后的學(xué)習(xí)打下了堅(jiān)實(shí)的基礎(chǔ)。這個(gè)電路設(shè)計(jì)是關(guān)于時(shí)序邏輯電路的設(shè)計(jì)。在時(shí)序邏輯電路的設(shè)計(jì)中,狀態(tài)化簡(jiǎn)不會(huì)改變
電路的邏輯功能,不可能使電路產(chǎn)生錯(cuò)誤輸出。為保證串行數(shù)據(jù)檢測(cè)器可靠、正常地工作,可在一般設(shè)計(jì)方法的基礎(chǔ)上,依具體情況靈活處時(shí)序邏輯電路簡(jiǎn)稱時(shí)序電路。時(shí)序電路有兩大類:同步時(shí)序電路和異步時(shí)序電路。在同步時(shí)序電路中,有一個(gè)公共的時(shí)鐘信號(hào),電路中各記憶元件受它統(tǒng)一控制
12、,只有在該時(shí)鐘信號(hào)到來(lái)時(shí),記憶元件的狀態(tài)才能發(fā)生變化,從而使時(shí)序電路的輸出發(fā)生變化,而且每來(lái)一個(gè)時(shí)鐘信號(hào),記憶元件的狀態(tài)和電路輸出狀態(tài)才可能改變一次。如果時(shí)鐘信號(hào)沒(méi)有到來(lái),輸入信號(hào)的改變不能引起電路輸出狀態(tài)的變化。在異步時(shí)序電路中,電路沒(méi)有統(tǒng)一的時(shí)鐘信號(hào),各記憶元件也不受同一時(shí)鐘控制,電路的改變是由輸入信號(hào)引起的。
本次課程設(shè)計(jì)的思想是設(shè)計(jì)設(shè)計(jì)一個(gè)串行數(shù)據(jù)檢測(cè)電路,當(dāng)連續(xù)出現(xiàn)三個(gè)或三個(gè)以上的1時(shí),檢測(cè)輸出信號(hào)為1,其余情況下的輸出信號(hào)為0??偣灿辛鶄€(gè)步驟來(lái)設(shè)計(jì),分別是原始狀態(tài)轉(zhuǎn)換圖、狀態(tài)轉(zhuǎn)換表;狀態(tài)化簡(jiǎn); 狀態(tài)分配;選定觸發(fā)器類型、確定激勵(lì)和輸出函數(shù)表達(dá)式;根據(jù)得到的方程式畫(huà)出邏輯圖;檢查設(shè)
13、計(jì)的電路能否自啟動(dòng)。
八.附錄(元器件清單)
1.JK觸發(fā)器
2.非門(mén)
3.與門(mén)
程序代碼verilog:
module cxsj(x,clk,r,cout,y);
/*x數(shù)據(jù)輸入變量,clk時(shí)鐘信號(hào),r重置檢測(cè)器,cout加法計(jì)數(shù),y檢測(cè)結(jié)果輸出變量*/
input x,r,clk;
output y;
output [4:0]cout;
reg y;
reg [4:0]cout;
always @(negedge clk)
begin
if(r || !x)//重置檢測(cè)器
begin
cout=0;
y=0;
end
else if(x)//計(jì)
14、數(shù)
begin
cout=cout+1;
if(cout!=5'b00000 && cout!=5'b00001 && cout!=5'b00010)//數(shù)據(jù)檢測(cè)
begin
y=1;
end
end
end
endmodule
九.參考文獻(xiàn)
[1] 唐志宏《數(shù)字電路與系統(tǒng)》大連理工大學(xué)城市學(xué)院電子技術(shù)研究室
[2] 閻石、王紅編《數(shù)字電子技術(shù)第五版》
[3] 蔡惟錚《電子技術(shù)基礎(chǔ)試題精選與答題技巧》哈爾濱工業(yè)大學(xué)出版社出版
[4] 胡曉光、崔建宗、王建華《數(shù)字電子技術(shù)基礎(chǔ) 》
[5] 陳志武主編《數(shù)字電子技術(shù)基礎(chǔ)輔導(dǎo)教案》西北工業(yè)大學(xué)出版社
[6] 曹林根《數(shù)字邏輯》上海交通大學(xué)出版社
18
中央民族大學(xué)