計算機組成原理課后習題及答案-唐朔飛(完整版)[課堂講課]

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1、第一章 計算機系統(tǒng)概論,1. 什么是計算機系統(tǒng)、計算機硬件和計算機軟件？硬件和軟件哪個更重要？ 解：P3 計算機系統(tǒng)：由計算機硬件系統(tǒng)和軟件系統(tǒng)組成的綜合體。 計算機硬件：指計算機中的電子線路和物理裝置。 計算機軟件：計算機運行所需的程序及相關資料。 硬件和軟件在計算機系統(tǒng)中相互依存，缺一不可，因此同樣重要,1,特選課堂,5. 馮諾依曼計算機的特點是什么？ 解：馮諾依曼計算機的特點是：P8 計算機由運算器、控制器、存儲器、輸入設備、輸出設備五大部件組成； 指令和數(shù)據(jù)以同同等地位存放于存儲器內(nèi)，并可以按地址訪問； 指令和數(shù)據(jù)均用二進制表示； 指令由操作碼、地址碼兩大部分組成，操作碼用來表示操作的

2、性質(zhì)，地址碼用來表示操作數(shù)在存儲器中的位置； 指令在存儲器中順序存放，通常自動順序取出執(zhí)行； 機器以運算器為中心（原始馮諾依曼機,2,特選課堂,7. 解釋下列概念： 主機、CPU、主存、存儲單元、存儲元件、存儲基元、存儲元、存儲字、存儲字長、存儲容量、機器字長、指令字長。 解：P9-10 主機：是計算機硬件的主體部分，由CPU和主存儲器MM合成為主機。 CPU：中央處理器，是計算機硬件的核心部件，由運算器和控制器組成；（早期的運算器和控制器不在同一芯片上，現(xiàn)在的CPU內(nèi)除含有運算器和控制器外還集成了CACHE）。 主存：計算機中存放正在運行的程序和數(shù)據(jù)的存儲器，為計算機的主要工作存儲器，可隨機

3、存??；由存儲體、各種邏輯部件及控制電路組成。 存儲單元：可存放一個機器字并具有特定存儲地址的存儲單位。 存儲元件：存儲一位二進制信息的物理元件，是存儲器中最小的存儲單位，又叫存儲基元或存儲元，不能單獨存取。 存儲字：一個存儲單元所存二進制代碼的邏輯單位。 存儲字長：一個存儲單元所存二進制代碼的位數(shù)。 存儲容量：存儲器中可存二進制代碼的總量；（通常主、輔存容量分開描述）。 機器字長：指CPU一次能處理的二進制數(shù)據(jù)的位數(shù)，通常與CPU的寄存器位數(shù)有關。 指令字長：一條指令的二進制代碼位數(shù),3,特選課堂,8. 解釋下列英文縮寫的中文含義： CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、

4、MDR、I/O、MIPS、CPI、FLOPS 解：全面的回答應分英文全稱、中文名、功能三部分。 CPU：Central Processing Unit，中央處理機（器），是計算機硬件的核心部件，主要由運算器和控制器組成。 PC：Program Counter，程序計數(shù)器，其功能是存放當前欲執(zhí)行指令的地址，并可自動計數(shù)形成下一條指令地址。 IR：Instruction Register，指令寄存器，其功能是存放當前正在執(zhí)行的指令。 CU：Control Unit，控制單元（部件），為控制器的核心部件，其功能是產(chǎn)生微操作命令序列。 ALU：Arithmetic Logic Unit，算術邏輯運算單

5、元，為運算器的核心部件，其功能是進行算術、邏輯運算。 ACC：Accumulator，累加器，是運算器中既能存放運算前的操作數(shù)，又能存放運算結(jié)果的寄存器。 MQ：Multiplier-Quotient Register，乘商寄存器，乘法運算時存放乘數(shù)、除法時存放商的寄存器。 X：此字母沒有專指的縮寫含義，可以用作任一部件名，在此表示操作數(shù)寄存器，即運算器中工作寄存器之一，用來存放操作數(shù)； MAR：Memory Address Register，存儲器地址寄存器，在主存中用來存放欲訪問的存儲單元的地址。 MDR：Memory Data Register，存儲器數(shù)據(jù)緩沖寄存器，在主存中用來存放從某

6、單元讀出、或要寫入某存儲單元的數(shù)據(jù)。 I/O：Input/Output equipment，輸入/輸出設備，為輸入設備和輸出設備的總稱，用于計算機內(nèi)部和外界信息的轉(zhuǎn)換與傳送。 MIPS：Million Instruction Per Second，每秒執(zhí)行百萬條指令數(shù)，為計算機運算速度指標的一種計量單位,4,特選課堂,9. 畫出主機框圖，分別以存數(shù)指令“STA M”和加法指令“ADD M”（M均為主存地址）為例，在圖中按序標出完成該指令（包括取指令階段）的信息流程（如）。假設主存容量為256M*32位，在指令字長、存儲字長、機器字長相等的條件下，指出圖中各寄存器的位數(shù)。 解：主機框圖如P13圖

7、1.11所示。 （1）STA M指令：PCMAR，MARMM，MMMDR，MDRIR， OP(IR) CU，Ad(IR) MAR，ACCMDR，MARMM，WR （2）ADD M指令：PCMAR，MARMM，MMMDR，MDRIR， OP(IR) CU，Ad(IR) MAR，RD，MMMDR，MDRX，ADD，ALUACC，ACCMDR，WR 假設主存容量256M*32位，在指令字長、存儲字長、機器字長相等的條件下，ACC、X、IR、MDR寄存器均為32位，PC和MAR寄存器均為28位,5,特選課堂,10. 指令和數(shù)據(jù)都存于存儲器中，計算機如何區(qū)分它們？ 解：計算機區(qū)分指令和數(shù)據(jù)有以下2種方法

8、： 通過不同的時間段來區(qū)分指令和數(shù)據(jù)，即在取指令階段（或取指微程序）取出的為指令，在執(zhí)行指令階段（或相應微程序）取出的即為數(shù)據(jù)。 通過地址來源區(qū)分，由PC提供存儲單元地址的取出的是指令，由指令地址碼部分提供存儲單元地址的取出的是操作數(shù),6,特選課堂,第二章 計算機的發(fā)展與應用,1. 通常計算機的更新?lián)Q代以什么為依據(jù)？ 答：P22 主要以組成計算機基本電路的元器件為依據(jù)，如電子管、晶體管、集成電路等。 2. 舉例說明專用計算機和通用計算機的區(qū)別。 答：按照計算機的效率、速度、價格和運行的經(jīng)濟性和實用性可以將計算機劃分為通用計算機和專用計算機。通用計算機適應性強，但犧牲了效率、速度和經(jīng)濟性，而專用

9、計算機是最有效、最經(jīng)濟和最快的計算機，但適應性很差。例如個人電腦和計算器,7,特選課堂,3. 什么是摩爾定律？該定律是否永遠生效？為什么？ 答：P23，否，P36,8,特選課堂,系 統(tǒng) 總 線,第 三 章,9,特選課堂,1. 什么是總線？總線傳輸有何特點？為了減輕總線的負載，總線上的部件都應具備什么特點？ 解：總線是多個部件共享的傳輸部件； 總線傳輸?shù)奶攸c是：某一時刻只能有一路信息在總線上傳輸，即分時使用； 為了減輕總線負載，總線上的部件應通過三態(tài)驅(qū)動緩沖電路與總線連通,10,特選課堂,4. 為什么要設置總線判優(yōu)控制？常見的集中式總線控制有幾種？各有何特點？哪種方式響應時間最快？哪種方式對電路

10、故障最敏感？ 解：總線判優(yōu)控制解決多個部件同時申請總線時的使用權分配問題； 常見的集中式總線控制有三種：鏈式查詢、計數(shù)器查詢、獨立請求； 特點：鏈式查詢方式連線簡單，易于擴充，對電路故障最敏感；計數(shù)器查詢方式優(yōu)先級設置較靈活，對故障不敏感，連線及控制過程較復雜；獨立請求方式判優(yōu)速度最快，但硬件器件用量大，連線多，成本較高,11,特選課堂,5. 解釋概念：總線寬度、總線帶寬、總線復用、總線的主設備（或主模塊）、總線的從設備（或從模塊）、總線的傳輸周期、總線的通信控制。 解： 總線寬度指數(shù)據(jù)總線的位（根）數(shù)，用bit（位）作單位。 總線帶寬指總線在單位時間內(nèi)可以傳輸?shù)臄?shù)據(jù)總量，相當于總線的數(shù)據(jù)傳輸

11、率，等于總線工作頻率與總線寬度（字節(jié)數(shù)）的乘積。 總線復用指兩種不同性質(zhì)且不同時出現(xiàn)的信號分時使用同一組總線，稱為總線的“多路分時復用,12,特選課堂,總線的主設備（主模塊）指一次總線傳輸期間，擁有總線控制權的設備（模塊）； 總線的從設備（從模塊）指一次總線傳輸期間，配合主設備完成傳輸?shù)脑O備（模塊），它只能被動接受主設備發(fā)來的命令； 總線的傳輸周期總線完成一次完整而可靠的傳輸所需時間； 總線的通信控制指總線傳送過程中雙方的時間配合方式,13,特選課堂,6. 試比較同步通信和異步通信。 解： 同步通信由統(tǒng)一時鐘控制的通信，控制方式簡單，靈活性差，當系統(tǒng)中各部件工作速度差異較大時，總線工作效率明顯

12、下降。適合于速度差別不大的場合； 異步通信不由統(tǒng)一時鐘控制的通信，部件間采用應答方式進行聯(lián)系，控制方式較同步復雜，靈活性高，當系統(tǒng)中各部件工作速度差異較大時，有利于提高總線工作效率,14,特選課堂,8. 為什么說半同步通信同時保留了同步通信和異步通信的特點？ 解： 半同步通信既能像同步通信那樣由統(tǒng)一時鐘控制，又能像異步通信那樣允許傳輸時間不一致，因此工作效率介于兩者之間,15,特選課堂,10. 什么是總線標準？為什么要設置總線標準？目前流行的總線標準有哪些？什么是即插即用？哪些總線有這一特點？ 解： 總線標準可理解為系統(tǒng)與模塊、模塊與模塊之間的互連的標準界面。 總線標準的設置主要解決不同廠家各

13、類模塊化產(chǎn)品的兼容問題； 目前流行的總線標準有：ISA、EISA、PCI等； 即插即用指任何擴展卡插入系統(tǒng)便可工作。EISA、PCI等具有此功能,16,特選課堂,11. 畫一個具有雙向傳輸功能的總線邏輯圖。 解：此題實際上是要求設計一個雙向總線收發(fā)器，設計要素為三態(tài)、方向、使能等控制功能的實現(xiàn)，可參考74LS245等總線緩沖器芯片內(nèi)部電路。 邏輯圖如下：（n位,使能 控制,方向 控制,17,特選課堂,錯誤的設計,這個方案的錯誤是： 不合題意。按題意要求應畫出邏輯線路圖而不是邏輯框圖,18,特選課堂,12. 設數(shù)據(jù)總線上接有A、B、C、D四個寄存器，要求選用合適的74系列芯片，完成下列邏輯設計：

14、 （1） 設計一個電路，在同一時間實現(xiàn)DA、DB和DC寄存器間的傳送； （2） 設計一個電路，實現(xiàn)下列操作： T0時刻完成D總線； T1時刻完成總線A； T2時刻完成A總線； T3時刻完成總線B,19,特選課堂,令：BUSA=BUSB=BUSC=CP； DBUS= -OE； 當CP前沿到來時，將DA、B、C,解： （1）采用三態(tài)輸出的D型寄存器74LS374做A、B、C、D四個寄存器，其輸出可直接掛總線。A、B、C三個寄存器的輸入采用同一脈沖打入。注意-OE為電平控制，與打入脈沖間的時間配合關系為,OE： CP,20,特選課堂,現(xiàn)以8位總線為例，設計此電路，如下圖示,數(shù)據(jù)總線,D7 D0,BU

15、SA,21,特選課堂,2）寄存器設置同（1），由于本題中發(fā)送、接收不在同一節(jié)拍，因此總線需設鎖存器緩沖，鎖存器采用74LS373（電平使能輸入）。節(jié)拍、脈沖配合關系如下,時鐘： CLK： 節(jié)拍電平：Ti： 打入脈沖：Pi,圖中，脈沖包在電平中，為了留有較多的傳送時間，脈沖設置在靠近電平后沿處,22,特選課堂,節(jié)拍、脈沖分配邏輯如下,二位 格雷 碼同 步計 數(shù)器,1,1,1,1,CLK,P0 P1 P2 P3,T0 T1 T2 T3,T0,T1,T2,T3,23,特選課堂,節(jié)拍、脈沖時序圖如下,CLK： T0： T1： T2： T3： P0： P1： P2： P3,24,特選課堂,以8位總線為例

16、，電路設計如下：（圖中，A、B、C、D四個寄存器與數(shù)據(jù)總線的連接方法同上。,1,1Q 8Q OE 1D 8D,374 A,1Q 8Q OE 1D 8D,374 B,BUSB,DBUS,CBUS,BBUS,ABUS,BUSA,1Q 8Q OE 1D 8D,374 D,BUSD,1Q 8Q OE G 1D 8D,373,1Q 8Q OE 1D 8D,BUSC,374 C,1,T1 T3 T0 T2,數(shù)據(jù)總線（D7D0,令：ABUS = -T2 DBUS = -T0 BUSA = P1 BUSB = P3,返回目錄,25,特選課堂,14. 設總線的時鐘頻率為8MHz，一個總線周期等于一個時鐘周期。如

17、果一個總線周期中并行傳送16位數(shù)據(jù)，試問總線的帶寬是多少？ 解： 總線寬度 = 16位/8 =2B 總線帶寬 = 8MHz2B =16MB/s,26,特選課堂,15. 在一個32位的總線系統(tǒng)中，總線的時鐘頻率為66MHz，假設總線最短傳輸周期為4個時鐘周期，試計算總線的最大數(shù)據(jù)傳輸率。若想提高數(shù)據(jù)傳輸率，可采取什么措施？ 解法1： 總線寬度 =32位/8 =4B 時鐘周期 =1/ 66MHz =0.015s 總線最短傳輸周期 =0.015s4 =0.06s 總線最大數(shù)據(jù)傳輸率 = 4B/0.06s =66.67MB/s,27,特選課堂,解法2： 總線工作頻率 = 66MHz/4 =16.5MH

18、z 總線最大數(shù)據(jù)傳輸率 =16.5MHz4B =66MB/s 若想提高總線的數(shù)據(jù)傳輸率，可提高總線的時鐘頻率，或減少總線周期中的時鐘個數(shù)，或增加總線寬度,28,特選課堂,16. 在異步串行傳送系統(tǒng)中，字符格式為：1個起始位、8個數(shù)據(jù)位、1個校驗位、2個終止位。若要求每秒傳送120個字符，試求傳送的波特率和比特率。 解： 一幀 =1+8+1+2 =12位 波特率 =120幀/秒12位 =1440波特 比特率 = 1440波特（8/12） =960bps或：比特率 = 120幀/秒8 =960bps,29,特選課堂,存 儲 器,第 四 章,30,特選課堂,3. 存儲器的層次結(jié)構(gòu)主要體現(xiàn)在什么地方？

19、為什么要分這些層次？計算機如何管理這些層次？ 答：存儲器的層次結(jié)構(gòu)主要體現(xiàn)在Cache主存和主存輔存這兩個存儲層次上。 Cache主存層次在存儲系統(tǒng)中主要對CPU訪存起加速作用，即從整體運行的效果分析，CPU訪存速度加快，接近于Cache的速度，而尋址空間和位價卻接近于主存。 主存輔存層次在存儲系統(tǒng)中主要起擴容作用，即從程序員的角度看，他所使用的存儲器其容量和位價接近于輔存，而速度接近于主存,31,特選課堂,綜合上述兩個存儲層次的作用，從整個存儲系統(tǒng)來看，就達到了速度快、容量大、位價低的優(yōu)化效果。 主存與CACHE之間的信息調(diào)度功能全部由硬件自動完成。而主存輔存層次的調(diào)度目前廣泛采用虛擬存儲技

20、術實現(xiàn)，即將主存與輔存的一部份通過軟硬結(jié)合的技術組成虛擬存儲器，程序員可使用這個比主存實際空間（物理地址空間）大得多的虛擬地址空間（邏輯地址空間）編程，當程序運行時，再由軟、硬件自動配合完成虛擬地址空間與主存實際物理空間的轉(zhuǎn)換。因此，這兩個層次上的調(diào)度或轉(zhuǎn)換操作對于程序員來說都是透明的,32,特選課堂,4. 說明存取周期和存取時間的區(qū)別。 解：存取周期和存取時間的主要區(qū)別是：存取時間僅為完成一次操作的時間，而存取周期不僅包含操作時間，還包含操作后線路的恢復時間。即： 存取周期 = 存取時間 + 恢復時間 5. 什么是存儲器的帶寬？若存儲器的數(shù)據(jù)總線寬度為32位，存取周期為200ns，則存儲器的

21、帶寬是多少？ 解：存儲器的帶寬指單位時間內(nèi)從存儲器進出信息的最大數(shù)量。 存儲器帶寬 = 1/200ns 32位= 160M位/秒 = 20MB/S = 5M字/秒 注意字長（32位）不是16位。 （注：本題的兆單位來自時間=106,33,特選課堂,6. 某機字長為32位，其存儲容量是64KB，按字編址其尋址范圍是多少？若主存以字節(jié)編址，試畫出主存字地址和字節(jié)地址的分配情況。 解：存儲容量是64KB時，按字節(jié)編址的尋址范圍就是64KB，則： 按字尋址范圍 = 64K8 / 32=16K字 按字節(jié)編址時的主存地址分配圖如下,0,1,2,3,6,5,4,65534,65532,7,65535,655

22、33,字地址 HB 字節(jié)地址LB,0 4 8 65528 65532,34,特選課堂,討論： 1、 在按字節(jié)編址的前提下，按字尋址時，地址仍為16位，即地址編碼范圍仍為064K-1，但字空間為16K字，字地址不連續(xù)。 2、 字尋址的單位為字，不是B（字節(jié)）。 3、 畫存儲空間分配圖時要畫出上限,35,特選課堂,7. 一個容量為16K32位的存儲器，其地址線和數(shù)據(jù)線的總和是多少？當選用下列不同規(guī)格的存儲芯片時，各需要多少片？ 1K4位，2K8位，4K4位，16K1位，4K8位，8K8位 解：地址線和數(shù)據(jù)線的總和 = 14 + 32 = 46根； 各需要的片數(shù)為： 1K4：16K32 /1K4 =

23、 168 = 128片 2K8：16K32 /2K 8 = 8 4 = 32片 4K4：16K32 /4K 4 = 4 8 = 32片 16K1：16K 32 / 16K 1 = 32片 4K8：16K32 /4K8 = 4 4 = 16片 8K8：16K32 / 8K 8 = 2X4 = 8片,36,特選課堂,討論： 地址線根數(shù)與容量為2的冪的關系，在此為214，14根； 數(shù)據(jù)線根數(shù)與字長位數(shù)相等，在此為32根。（注：不是2的冪的關系。 ） ：32=25，5根,37,特選課堂,8. 試比較靜態(tài)RAM和動態(tài)RAM。答：靜態(tài)RAM和動態(tài)RAM的比較見下表,38,特選課堂,9. 什么叫刷新？為什么

24、要刷新？說明刷新有幾種方法。 解：刷新對DRAM定期進行的全部重寫過程； 刷新原因因電容泄漏而引起的DRAM所存信息的衰減需要及時補充，因此安排了定期刷新操作； 常用的刷新方法有三種集中式、分散式、異步式。 集中式：在最大刷新間隔時間內(nèi)，集中安排一段時間進行刷新； 分散式：在每個讀/寫周期之后插入一個刷新周期，無CPU訪存死時間； 異步式：是集中式和分散式的折衷,39,特選課堂,討論：1）刷新與再生的比較： 共同點： 動作機制一樣。都是利用DRAM存儲元破壞性讀操作時的重寫過程實現(xiàn)； 操作性質(zhì)一樣。都是屬于重寫操作,40,特選課堂,區(qū)別： 解決的問題不一樣。再生主要解決DRAM存儲元破壞性讀出

25、時的信息重寫問題；刷新主要解決長時間不訪存時的信息衰減問題。 操作的時間不一樣。再生緊跟在讀操作之后，時間上是隨機進行的；刷新以最大間隔時間為周期定時重復進行。 動作單位不一樣。再生以存儲單元為單位，每次僅重寫剛被讀出的一個字的所有位；刷新以行為單位，每次重寫整個存儲器所有芯片內(nèi)部存儲矩陣的同一行,41,特選課堂,芯片內(nèi)部I/O操作不一樣。讀出再生時芯片數(shù)據(jù)引腳上有讀出數(shù)據(jù)輸出；刷新時由于CAS信號無效，芯片數(shù)據(jù)引腳上無讀出數(shù)據(jù)輸出（唯RAS有效刷新，內(nèi)部讀）。鑒于上述區(qū)別，為避免兩種操作混淆，分別叫做再生和刷新。 2）CPU訪存周期與存取周期的區(qū)別： CPU訪存周期是從CPU一邊看到的存儲器

26、工作周期，他不一定是真正的存儲器工作周期；存取周期是存儲器速度指標之一，它反映了存儲器真正的工作周期時間,42,特選課堂,3）分散刷新是在讀寫周期之后插入一個刷新周期，而不是在讀寫周期內(nèi)插入一個刷新周期，但此時讀寫周期和刷新周期合起來構(gòu)成CPU訪存周期。 4）刷新定時方式有3種而不是2種，一定不要忘了最重要、性能最好的異步刷新方式,43,特選課堂,10. 半導體存儲器芯片的譯碼驅(qū)動方式有幾種？ 解：半導體存儲器芯片的譯碼驅(qū)動方式有兩種：線選法和重合法。 線選法：地址譯碼信號只選中同一個字的所有位，結(jié)構(gòu)簡單，費器材； 重合法：地址分行、列兩部分譯碼，行、列譯碼線的交叉點即為所選單元。這種方法通過

27、行、列譯碼信號的重合來選址，也稱矩陣譯碼?？纱蟠蠊?jié)省器材用量，是最常用的譯碼驅(qū)動方式,44,特選課堂,11. 一個8K8位的動態(tài)RAM芯片，其內(nèi)部結(jié)構(gòu)排列成256256形式，存取周期為0.1s。試問采用集中刷新、分散刷新及異步刷新三種方式的刷新間隔各為多少？ 注：該題題意不太明確。實際上，只有異步刷新需要計算刷新間隔。 解：設DRAM的刷新最大間隔時間為2ms，則 異步刷新的刷新間隔 =2ms/256行 =0.0078125ms =7.8125s 即：每7.8125s刷新一行。 集中刷新時，刷新最晚啟動時間=2ms-0.1s256行 =2ms-25.6s=1974.4s,45,特選課堂,集中刷

28、新啟動后， 刷新間隔 = 0.1s 即：每0.1s刷新一行。 集中刷新的死時間 =0.1s256行 =25.6s 分散刷新的刷新間隔 =0.1s2 =0.2s 即：每0.2s刷新一行。 分散刷新一遍的時間 =0.1s2256行 =51.2s 則 分散刷新時， 2ms內(nèi)可重復刷新遍數(shù) =2ms/ 51.2s 39遍,46,特選課堂,12. 畫出用10244位的存儲芯片組成一個容量為64K8位的存儲器邏輯框圖。要求將64K分成4個頁面，每個頁面分16組，指出共需多少片存儲芯片？（注：將存儲器分成若干個容量相等的區(qū)域，每一個區(qū)域可看做一個頁面。） 解：設采用SRAM芯片， 總片數(shù) = 64K 8位

29、/ 1024 4位 = 64 2 = 128片 題意分析：本題設計的存儲器結(jié)構(gòu)上分為總體、頁面、組三級，因此畫圖時也應分三級畫。首先應確定各級的容量： 頁面容量 = 總?cè)萘?/ 頁面數(shù) = 64K 8位 / 4 = 16K 8位,47,特選課堂,組容量 = 頁面容量 / 組數(shù) = 16K 8位 / 16 = 1K 8位； 組內(nèi)片數(shù) = 組容量 / 片容量 = 1K8位 / 1K4位 = 2片；地址分配,頁面號 組號 組內(nèi)地址,2 4 10,組邏輯圖如下：（位擴展,48,特選課堂,頁面邏輯框圖：（字擴展,49,特選課堂,存儲器邏輯框圖：（字擴展,50,特選課堂,13. 設有一個64K8位的RAM

30、芯片，試問該芯片共有多少個基本單元電路（簡稱存儲基元）？欲設計一種具有上述同樣多存儲基元的芯片，要求對芯片字長的選擇應滿足地址線和數(shù)據(jù)線的總和為最小，試確定這種芯片的地址線和數(shù)據(jù)線，并說明有幾種解答。 解： 存儲基元總數(shù) = 64K 8位 = 512K位 = 219位； 思路：如要滿足地址線和數(shù)據(jù)線總和最小，應盡量把存儲元安排在字向，因為地址位數(shù)和字數(shù)成2的冪的關系，可較好地壓縮線數(shù),51,特選課堂,設地址線根數(shù)為a，數(shù)據(jù)線根數(shù)為b，則片容量為：2a b = 219；b = 219-a；若a = 19，b = 1，總和 = 19+1 = 20； a = 18，b = 2，總和 = 18+2 =

31、 20； a = 17，b = 4，總和 = 17+4 = 21； a = 16，b = 8 總和 = 16+8 = 24； 由上可看出：片字數(shù)越少，片字長越長，引腳數(shù)越多。片字數(shù)、片位數(shù)均按2的冪變化。 結(jié)論：如果滿足地址線和數(shù)據(jù)線的總和為最小，這種芯片的引腳分配方案有兩種：地址線 = 19根，數(shù)據(jù)線 = 1根；或地址線 = 18根，數(shù)據(jù)線 = 2根,52,特選課堂,14. 某8位微型機地址碼為18位，若使用4K4位的RAM芯片組成模塊板結(jié)構(gòu)的存儲器，試問： （1）該機所允許的最大主存空間是多少？ （2）若每個模塊板為32K8位，共需幾個模塊板？ （3）每個模塊板內(nèi)共有幾片RAM芯片？ （4

32、）共有多少片RAM？ （5）CPU如何選擇各模塊板,53,特選課堂,解： （1）218 = 256K，則該機所允許的最大主存空間是256K8位（或256KB）； （2）模塊板總數(shù) = 256K8 / 32K8 = 8塊； （3）板內(nèi)片數(shù) = 32K8位 / 4K4位 = 8 2 = 16片； （4）總片數(shù) = 16片 8 = 128片； （5）CPU通過最高3位地址譯碼選板，次高3位地址譯碼選片。地址格式分配如下,板地址 片地址 片內(nèi)地址,3 3 12,17 15 14 12 11 0,54,特選課堂,15. 設CPU共有16根地址線，8根數(shù)據(jù)線，并用-MREQ（低電平有效）作訪存控制信號，R

33、/-W作讀/寫命令信號（高電平為讀，低電平為寫）?，F(xiàn)有這些存儲芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位），及74138譯碼器和其他門電路（門電路自定）。 試從上述規(guī)格中選用合適的芯片，畫出CPU和存儲芯片的連接圖。要求如下： （1）最小4K地址為系統(tǒng)程序區(qū)，409616383地址范圍為用戶程序區(qū)； （2）指出選用的存儲芯片類型及數(shù)量； （3）詳細畫出片選邏輯,55,特選課堂,解： （1）地址空間分配圖如下,4K（ROM） 4K（SRAM） 4K（SRAM） 4K（SRAM,04095 40968191 819212287 1228816383 6553

34、5,Y0 Y1 Y2 Y3,A15=1,A15=0,56,特選課堂,2）選片：ROM：4K 4位：2片； RAM：4K 8位：3片； （3）CPU和存儲器連接邏輯圖及片選邏輯,4K4 ROM,74138（3：8,4K4 ROM,4K8 RAM,4K8 RAM,4K8 RAM,CS0 -CS1 -CS2 -CS3,MREQ A15 A14 A13 A12,C B A -Y0,G2A -G2B,G1,5V,CPU A110 R/-W D30 D74,Y1,Y2,Y3,57,特選課堂,討論： 1）選片：當采用字擴展和位擴展所用芯片一樣多時，選位擴展。 理由：字擴展需設計片選譯碼，較麻煩，而位擴展只需

35、將數(shù)據(jù)線按位引出即可。 本題如選用2K8 ROM，則RAM也應選2K8的。否則片選要采用二級譯碼，實現(xiàn)較麻煩。 當需要RAM、ROM等多種芯片混用時，應盡量選容量等外特性較為一致的芯片，以便于簡化連線。 2）應盡可能的避免使用二級譯碼，以使設計簡練。但要注意在需要二級譯碼時如果不使用，會使選片產(chǎn)生二意性,58,特選課堂,3）片選譯碼器的各輸出所選的存儲區(qū)域是一樣大的，因此所選芯片的字容量應一致，如不一致時就要考慮二級譯碼。 4）其它常見錯誤： EPROM的PD端接地；（PD為功率下降控制端，當輸入為高時，進入功率下降狀態(tài)。因此PD端的合理接法是與片選端-CS并聯(lián)。） ROM連讀/寫控制線-WE

36、；（ROM無讀/寫控制端） 注：該題缺少“系統(tǒng)程序工作區(qū)”條件,59,特選課堂,16. CPU假設同上題，現(xiàn)有8片8K8位的RAM芯片與CPU相連。 （1）用74138譯碼器畫出CPU與存儲芯片的連接圖； （2）寫出每片RAM的地址范圍； （3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)，以A000H為起始地址的存儲芯片都有與其相同的數(shù)據(jù)，分析故障原因。 （4）根據(jù)（1）的連接圖，若出現(xiàn)地址線A13與CPU斷線，并搭接到高電平上，將出現(xiàn)什么后果,60,特選課堂,解： （1）CPU與存儲器芯片連接邏輯圖,61,特選課堂,2）地址空間分配圖,62,特選課堂,3）如果運行時發(fā)現(xiàn)不論往哪片RAM寫入數(shù)據(jù)后

37、，以A000H為起始地址的存儲芯片都有與其相同的數(shù)據(jù)，則根本的故障原因為：該存儲芯片的片選輸入端很可能總是處于低電平?？赡艿那闆r有：1）該片的-CS端與-WE端錯連或短路；2）該片的-CS端與CPU的-MREQ端錯連或短路；3）該片的-CS端與地線錯連或短路； 在此，假設芯片與譯碼器本身都是好的,63,特選課堂,4）如果地址線A13與CPU斷線，并搭接到高電平上，將會出現(xiàn)A13恒為“1”的情況。此時存儲器只能尋址A13=1的地址空間，A13=0的另一半地址空間將永遠訪問不到。若對A13=0的地址空間進行訪問，只能錯誤地訪問到A13=1的對應空間中去,64,特選課堂,22. 某機字長為16位，常

38、規(guī)的存儲空間為64K字，若想不改用其他高速的存儲芯片，而使訪存速度提高到8倍，可采取什么措施？畫圖說明。 解：若想不改用高速存儲芯片，而使訪存速度提高到8倍，可采取多體交叉存取技術，圖示如下,0 8 M0 8K,1 9 M1 8K,2 10 M2 8K,3 11 M3 8K,4 12 M4 8K,5 13 M5 8K,6 14 M6 8K,7 15 M7 8K,存儲管理,存儲總線,65,特選課堂,8體交叉訪問時序,啟動M0： 啟動M1： 啟動M2： 啟動M3： 啟動M4： 啟動M5： 啟動M6： 啟動M7,t,單體存取周期,由圖可知：每隔1/8個存取周期就可在存儲總線上獲得一個數(shù)據(jù),66,特選

39、課堂,23. 設CPU共有16根地址線，8根數(shù)據(jù)線，并用M/-IO作為訪問存儲器或I/O的控制信號（高電平為訪存，低電平為訪I/O)，-WR（低電平有效）為寫命令，-RD（低電平有效）為讀命令。設計一個容量為64KB的采用低位交叉編址的8體并行結(jié)構(gòu)存儲器?，F(xiàn)有右圖所示的存儲芯片及138譯碼器。 畫出CPU和存儲芯片（芯片容量自定）的連接圖，并寫出圖中每個存儲芯片的地址范圍（用十六進制數(shù)表示,OE 允許讀 -WE 允許寫 -CE 片選,67,特選課堂,解：芯片容量=64KB/8=8KB 每個芯片（體）的地址范圍以8為模低位交叉分布如下,68,特選課堂,方案1：8體交叉編址的CPU和存儲芯片的連接

40、圖,注：此設計方案只能實現(xiàn)八體之間的低位交叉尋址，但不能實現(xiàn)八體并行操作,69,特選課堂,方案2：8體交叉并行存取系統(tǒng)體內(nèi)邏輯如下,由于存儲器單體的存取周期為T，而CPU的總線訪存周期為（1/8）T，故體內(nèi)邏輯要支持單體的獨立工作速率。因此在SRAM芯片的外圍加了地址、數(shù)據(jù)的輸入/輸出緩沖裝置，以及控制信號的擴展裝置,70,特選課堂,CPU和各體的連接圖：由于存儲器單體的工作速率和總線速率不一致，因此各體之間存在總線分配問題，存儲器不能簡單地和CPU直接相連，要在存儲管理部件的控制下連接,71,特選課堂,24. 一個4體低位交叉的存儲器，假設存取周期為T，CPU每隔1/4存取周期啟動一個存儲體

41、，試問依次訪問64個字需多少個存取周期？ 解：本題中，只有訪問第一個字需一個存取周期，從第二個字開始，每隔1/4存取周期即可訪問一個字，因此，依次訪問64個字需： 存取周期個數(shù) =(64-1)(1/4)T+T =（63/4+1）T =15.75+1 =16.75T 與常規(guī)存儲器的速度相比，加快了：（64-16.75）T =47.25T 注：4體交叉存取雖然從理論上講可將存取速度提高到4倍，但實現(xiàn)時由于并行存取的分時啟動需要一定的時間，故實際上只能提高到接近4倍,72,特選課堂,25. 什么是“程序訪問的局部性”？存儲系統(tǒng)中哪一級采用了程序訪問的局部性原理？ 解：程序運行的局部性原理指：在一小段

42、時間內(nèi)，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問；在空間上，這些被訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)；在訪問順序上，指令順序執(zhí)行比轉(zhuǎn)移執(zhí)行的可能性大 (大約 5:1 )。存儲系統(tǒng)中Cache主存層次采用了程序訪問的局部性原理,73,特選課堂,26. 計算機中設置Cache的作用是什么？能不能把Cache的容量擴大，最后取代主存，為什么？ 答：計算機中設置Cache主要是為了加速CPU訪存速度； 不能把Cache的容量擴大到最后取代主存，主要因為Cache和主存的結(jié)構(gòu)原理以及訪問機制不同（主存是按地址訪問，Cache是按內(nèi)容及地址訪問,74,特選課堂,27. Cache制作在CPU芯片內(nèi)有什

43、么好處？將指令Cache和數(shù)據(jù)Cache分開又有什么好處？ 答：Cache做在CPU芯片內(nèi)主要有下面幾個好處： 1）可提高外部總線的利用率。因為Cache在CPU芯片內(nèi)，CPU訪問Cache時不必占用外部總線； 2）Cache不占用外部總線就意味著外部總線可更多地支持I/O設備與主存的信息傳輸，增強了系統(tǒng)的整體效率； 3）可提高存取速度。因為Cache與CPU之間的數(shù)據(jù)通路大大縮短,故存取速度得以提高,75,特選課堂,將指令Cache和數(shù)據(jù)Cache分開有如下好處： 1）可支持超前控制和流水線控制，有利于這類控制方式下指令預取操作的完成； 2）指令Cache可用ROM實現(xiàn)，以提高指令存取的可靠

44、性； 3）數(shù)據(jù)Cache對不同數(shù)據(jù)類型的支持更為靈活，既可支持整數(shù)（例32位），也可支持浮點數(shù)據(jù)（如64位,76,特選課堂,補充討論： Cache結(jié)構(gòu)改進的第三個措施是分級實現(xiàn)，如二級緩存結(jié)構(gòu)，即在片內(nèi)Cache（L1）和主存之間再設一個片外Cache（L2），片外緩存既可以彌補片內(nèi)緩存容量不夠大的缺點，又可在主存與片內(nèi)緩存間起到平滑速度差的作用，加速片內(nèi)緩存的調(diào)入調(diào)出速度（主存L2L1,77,特選課堂,28. 設主存容量為256K字，Cache容量為2K字，塊長為4。（1）設計Cache地址格式，Cache中可裝入多少塊數(shù)據(jù)？（2）在直接映射方式下，設計主存地址格式。（3）在四路組相聯(lián)映射方

45、式下，設計主存地址格式。（4）在全相聯(lián)映射方式下，設計主存地址格式。（5）若存儲字長為32位，存儲器按字節(jié)尋址，寫出上述三種映射方式下主存的地址格式,78,特選課堂,29. 假設CPU執(zhí)行某段程序時共訪問Cache命中4800次，訪問主存200次，已知Cache的存取周期是30ns，主存的存取周期是150ns，求Cache的命中率以及Cache-主存系統(tǒng)的平均訪問時間和效率，試問該系統(tǒng)的性能提高了多少,79,特選課堂,30. 一個組相聯(lián)映射的Cache由64塊組成，每組內(nèi)包含4塊。主存包含4096塊，每塊由128字組成，訪存地址為字地址。試問主存和Cache的地址各為幾位？畫出主存的地址格式,

46、80,特選課堂,31. 設主存容量為1MB，采用直接映射方式的Cache容量為16KB，塊長為4，每字32位。試問主存地址為ABCDEH的存儲單元在Cache中的什么位置,81,特選課堂,32. 設某機主存容量為4MB，Cache容量為16KB，每字塊有8個字，每字32位，設計一個四路組相聯(lián)映射（即Cache每組內(nèi)共有4個字塊）的Cache組織。（1）畫出主存地址字段中各段的位數(shù)；（2）設Cache的初態(tài)為空，CPU依次從主存第0、1、289號單元讀出90個字（主存一次讀出一個字），并重復按此次序讀8次，問命中率是多少？（3）若Cache的速度是主存的6倍，試問有Cache和無Cache相比，

47、速度約提高多少倍,82,特選課堂,答：（1）由于容量是按字節(jié)表示的，則主存地址字段格式劃分如下： 8 7 2 3 2 （2）由于題意中給出的字地址是連續(xù)的，故（1）中地址格式的最低2位不參加字的讀出操作。當主存讀0號字單元時，將主存0號字塊（07）調(diào)入Cache（0組0號塊），主存讀8號字單元時，將1號塊（815）調(diào)入Cache（1組0號塊） 主存讀89號單元時，將11號塊（8889）調(diào)入Cache（11組0號塊,83,特選課堂,共需調(diào)90/8 12次，就把主存中的90個字調(diào)入Cache。除讀第1遍時CPU需訪問主存12次外，以后重復讀時不需再訪問主存。則在908 =720個讀操作中： 訪Ca

48、che次數(shù) =（90-12）+630 =708次 Cache命中率 =708/720 0.98 98%（3）設無Cache時訪主存需時720T（T為主存周期），加入Cache后需時： 708T/6+12T =（118+12）T =130T 則：720T/130T 5.54倍 有Cache和無Cache相比，速度提高了4.54倍左右,84,特選課堂,35. 畫出RZ、NRZ、NRZ1、PE、FM寫入數(shù)字串1011001的寫電流波形圖。 解,85,特選課堂,36. 以寫入1001 0110為例，比較調(diào)頻制和改進調(diào)頻制的寫電流波形圖。 解：寫電流波形圖如下,FM: MFM: MFM,1 0 0 1

49、0 1 1 0,t,1 0 0 1 0 1 1 0 頻率提高一倍后的MFM制,t,86,特選課堂,比較： 1）FM和MFM寫電流在位周期中心處的變化規(guī)則相同； 2）MFM制除連續(xù)一串“0”時兩個0周期交界處電流仍變化外，基本取消了位周期起始處的電流變化； 3）FM制記錄一位二進制代碼最多兩次磁翻轉(zhuǎn)，MFM制記錄一位二進制代碼最多一次磁翻轉(zhuǎn)，因此MFM制的記錄密度可提高一倍。上圖中示出了在MFM制時位周期時間縮短一倍的情況。由圖可知，當MFM制記錄密度提高一倍時，其寫電流頻率與FM制的寫電流頻率相當,87,特選課堂,4）由于MFM制并不是每個位周期都有電流變化，故自同步脈沖的分離需依據(jù)相鄰兩個位

50、周期的讀出信息產(chǎn)生，自同步技術比FM制復雜得多,88,特選課堂,37. 畫出調(diào)相制記錄01100010的驅(qū)動電流、記錄磁通、感應電勢、同步脈沖及讀出代碼等幾種波形。 解,I： ： e： T： D,0 1 1 0 0 0 1 0,t,t,t,t,t,寫入,讀出,89,特選課堂,注意： 1）畫波形圖時應嚴格對準各種信號的時間關系。 2）讀出感應信號不是方波而是與磁翻轉(zhuǎn)邊沿對應的尖脈沖； 3）同步脈沖的出現(xiàn)時間應能“包裹”要選的讀出感應信號，才能保證選通有效的讀出數(shù)據(jù)信號，并屏蔽掉無用的感應信號。PE記錄方式的同步脈沖應安排對準代碼周期的中間。 4）最后讀出的數(shù)據(jù)代碼應與寫入代碼一致,90,特選課堂

51、,38. 磁盤組有6片磁盤，最外兩側(cè)盤面可以記錄，存儲區(qū)域內(nèi)徑22cm，外徑33cm，道密度為40道/cm，內(nèi)層密度為400位/cm，轉(zhuǎn)速3600轉(zhuǎn)/分。 （1）共有多少存儲面可用？ （2）共有多少柱面？ （3）盤組總存儲容量是多少？ （4）數(shù)據(jù)傳輸率是多少,91,特選課堂,解：（1）共有：62 = 12個存儲面可用；（2）有效存儲區(qū)域 =（33-22）/2 = 5.5cm 柱面數(shù) = 40道/cm 5.5cm= 220道（3）內(nèi)層道周長=22cm= 69.08cm 道容量=400位/cm69.08cm = 3454B 面容量=3454B220道 = 759 880B 盤組總?cè)萘?=759，8

52、80B12面 = 9，118，560B,92,特選課堂,4）轉(zhuǎn)速 = 3600轉(zhuǎn) / 60秒 = 60轉(zhuǎn)/秒 數(shù)據(jù)傳輸率 = 3454B 60轉(zhuǎn)/秒 = 207，240 B/S 注意： 1）的精度選取不同將引起答案不同，一般取兩位小數(shù)； 2）柱面數(shù)盤組總磁道數(shù)（=一個盤面上的磁道數(shù)） 3）數(shù)據(jù)傳輸率與盤面數(shù)無關； 4）數(shù)據(jù)傳輸率的單位時間是秒，不是分,93,特選課堂,39. 某磁盤存儲器轉(zhuǎn)速為3000轉(zhuǎn)/分，共有4個記錄盤面，每毫米5道，每道記錄信息12 288字節(jié)，最小磁道直徑為230mm，共有275道，求： （1）磁盤存儲器的存儲容量； （2）最高位密度（最小磁道的位密度）和最低位密度；

53、（3）磁盤數(shù)據(jù)傳輸率； （4）平均等待時間,94,特選課堂,解： （1）存儲容量 = 275道12 288B/道4面 = 13 516 800B （2）最高位密度 = 12 288B/23017B/mm136位/mm（向下取整） 最大磁道直徑 =230mm+275道/5道 2 = 230mm + 110mm = 340mm 最低位密度 = 12 288B / 34011B/mm92位 / mm （向下取整） （3）磁盤數(shù)據(jù)傳輸率 = 12 288B 3000轉(zhuǎn)/分 =12 288B 50轉(zhuǎn)/秒=614 400B/S （4）平均等待時間 = 1/50 / 2 = 10ms,95,特選課堂,討論：

54、 1、本題給出的道容量單位為字節(jié)，因此算出的存儲容量單位也是字節(jié)，而不是位； 2、由此算出的位密度單位最終應轉(zhuǎn)換成bpm(位/毫米）； 3、平均等待時間是磁盤轉(zhuǎn)半圈的時間，與容量無關,96,特選課堂,40. 采用定長數(shù)據(jù)塊記錄格式的磁盤存儲器，直接尋址的最小單位是什么？尋址命令中如何表示磁盤地址？ 答：采用定長數(shù)據(jù)塊記錄格式，直接尋址的最小單位是一個記錄塊（數(shù)據(jù)塊），尋址命令中可用如下格式表示磁盤地址,97,特選課堂,41. 設有效信息為110，試用生成多項式G(x) =11011將其編成循環(huán)冗余校驗碼。 解：編碼過程如下： M(x) =110 n =3 G(x) =11011 k+1 =5

55、k =4 M(x)x4 =110 0000 M(x)x4/G(x) =110 0000/11011 =100+1100/11011 R(x) =1100 M(x)x4+R(x) =110 0000+1100 =110 1100 =CRC碼 （7，3）碼 注：此題的G(x)選得不太好，當最高位和最低位出錯時，余數(shù)相同，均為0001。此時只能檢錯，無法糾錯,98,特選課堂,42. 有一個（7，4）碼，生成多項式G(x) =x3+x+1，寫出代碼1001的循環(huán)冗余校驗碼。 解：編碼過程如下： M(x) =1001 n =4 G(x) =x3+x+1 =1011 k+1 =4 k =3 M(x)x3

56、=1001 000 M(x)x3/G(x) =1001 000/1011 =1010+110/1011 R(x) =110 M(x)x3+R(x) =1001 000+110 =1001 110 =CRC碼 由于碼制和生成多項式均與教材上的例題4.15相同，故此（7，4）碼的出錯模式同表4.6,99,特選課堂,輸入輸出系統(tǒng),第 五章,100,特選課堂,補充題： 一、某CRT顯示器可顯示64種ASCII字符，每幀可顯示72字24排；每個字符字形采用78點陣，即橫向7點，字間間隔1點，縱向8點，排間間隔6點；幀頻50Hz，采取逐行掃描方式。假設不考慮屏幕四邊的失真問題，且行回掃和幀回掃均占掃描時間

57、的20%，問： 1）顯存容量至少有多大？ 2）字符發(fā)生器（ROM）容量至少有多大？ 3）顯存中存放的是那種信息？ 4）顯存地址與屏幕顯示位置如何對應,101,特選課堂,5）設置哪些計數(shù)器以控制顯存訪問與屏幕掃描之間的同步？它們的模各是多少？ 6）點時鐘頻率為多少？解：1）顯存最小容量=72248 =1728B 2）ROM最小容量=648行8列 = 512B（含字間隔1點，或5127位） 3）顯存中存放的是ASCII碼信息。 4）顯存每個地址對應一個字符顯示位置，顯示位置自左至右，從上到下，分別對應緩存地址由低到高。 5）設置點計數(shù)器、字計數(shù)器、行計數(shù)器、排計數(shù)器控制顯存訪問與屏幕掃描之間的同步

58、,102,特選課堂,它們的模計算如下： 點計數(shù)器模 = 7+1 = 8 行計數(shù)器模 = 8 + 6 = 14 字、排計數(shù)器的模不僅與掃描正程時間有關，而且與掃描逆程時間有關，因此計算較為復雜。 列方程： （72+x） 0.8 = 72 （24+y） 0.8 = 24 解方程得：x = 18，y = 6，則： 字計數(shù)器模 = 72 + 18 = 90 排計數(shù)器模 = 24 + 6 = 30 6）點頻 = 50Hz 30排 14行 90字 8點 = 15 120 000Hz = 15.12MHz,103,特選課堂,討論： 1、VRAM、ROM容量應以字或字節(jié)為單位； 2、字模點陣在ROM中按行存放

59、，一行占一個存儲單元； 3、顯存中存放的是ASCII碼而不是像素點； 4、計算計數(shù)器的模及點頻時應考慮回掃時間,104,特選課堂,二、有一編碼鍵盤，其鍵陣列為8行16列，分別對應128種ASCII碼字符，采用硬件掃描方式確認按鍵信號，問： 1）掃描計數(shù)器應為多少位？ 2）ROM容量為多大？ 3）若行、列號均從0開始編排，則當?shù)?行第7列的鍵表示字母“F”時，CPU從鍵盤讀入的二進制編碼應為多少（設采用奇校驗） ？ 4）參考教材圖5.15，畫出該鍵盤的原理性邏輯框圖； 5）如果不考慮校驗技術，此時ROM是否可省,105,特選課堂,解：1）掃描計數(shù)器 = 7位 （與鍵的個數(shù)有關） 2）ROM容量

60、= 128 8 = 128B （與字符集大小有關） 3）CPU從鍵盤讀入的應為字符“F”的ASCII碼= 01000110（46H），其中最高位為奇校驗位（注：不是位置碼）。 4）該鍵盤的原理性邏輯框圖見下頁，與教材圖5.15類似，主要需標明參數(shù)。 5）如果不考慮校驗技術，并按ASCII碼位序設計鍵陣列（注意），則ROM編碼表可省，此時7位計數(shù)器輸出值（掃描碼或鍵位置碼）即為ASCII碼,106,特選課堂,8X16 鍵盤矩陣,該鍵盤的原理性邏輯框圖如下,七位 計數(shù)器,時鐘 發(fā)生器,ROM 128B,CPU,列譯碼器4:16,行 譯 碼 器 3:8,中斷 觸發(fā)器,單 穩(wěn),延 遲,RD,CS,地址

61、譯碼輸入,107,特選課堂,1. I/O有哪些編址方式？各有何特點？ 解：常用的I/O編址方式有兩種： I/O與內(nèi)存統(tǒng)一編址和I/O獨立編址； 特點： I/O與內(nèi)存統(tǒng)一編址方式的I/O地址采用與主存單元地址完全一樣的格式，I/O設備和主存占用同一個地址空間，CPU可像訪問主存一樣訪問I/O設備，不需要安排專門的I/O指令。 I/O獨立編址方式時機器為I/O設備專門安排一套完全不同于主存地址格式的地址編碼，此時I/O地址與主存地址是兩個獨立的空間，CPU需要通過專門的I/O指令來訪問I/O地址空間,6,108,特選課堂,討論：I/O編址方式的意義： I/O編址方式的選擇主要影響到指令系統(tǒng)設計時I

62、/O指令的安排，因此描述其特點時一定要說明此種I/O編址方式對應的I/O指令設置情況。 I/O與內(nèi)存統(tǒng)一編址方式將I/O地址看成是存儲地址的一部分，占用主存空間； 問題：確切地講， I/O與內(nèi)存統(tǒng)一編址的空間為總線空間，I/O所占用的是內(nèi)存的擴展空間,109,特選課堂,2. 簡要說明CPU與I/O之間傳遞信息可采用哪幾種聯(lián)絡方式？它們分別用于什么場合？ 答： CPU與I/O之間傳遞信息常采用三種聯(lián)絡方式：直接控制（立即響應）、 同步、異步。 適用場合分別為： 直接控制適用于結(jié)構(gòu)極簡單、速度極慢的I/O設備，CPU直接控制外設處于某種狀態(tài)而無須聯(lián)絡信號。 同步方式采用統(tǒng)一的時標進行聯(lián)絡，適用于C

63、PU與I/O速度差不大，近距離傳送的場合。 異步方式采用應答機制進行聯(lián)絡，適用于CPU與I/O速度差較大、遠距離傳送的場合,110,特選課堂,討論：注意I/O交換方式、I/O傳送分類方式與I/O聯(lián)絡方式的區(qū)別： 串行、并行I/O傳送方式常用于描述I/O傳送寬度的類型； I/O交換方式主要討論傳送過程的控制方法； I/O聯(lián)絡方式主要解決傳送時CPU與I/O之間如何取得通信聯(lián)系以建立起操作上的同步配合關系,111,特選課堂,6. 字符顯示器的接口電路中配有緩沖存儲器和只讀存儲器，各有何作用？ 解：顯示緩沖存儲器中存放著一屏要顯示的字符ASCII碼信息，它的作用是支持屏幕掃描時的反復刷新； 只讀存儲

64、器中存放著字符集中所有字符的點陣信息，作為字符發(fā)生器使用，他起著將字符的ASCII碼轉(zhuǎn)換為字形點陣信息的作用,112,特選課堂,8. 某計算機的I/O設備采用異步串行傳送方式傳送字符信息。字符信息的格式為一位起始位、七位數(shù)據(jù)位、一位校驗位和一位停止位。若要求每秒鐘傳送480個字符，那么該設備的數(shù)據(jù)傳送速率為多少？ 解：48010=4800位/秒=4800波特； 波特是數(shù)據(jù)傳送速率波特率的單位。 注：題意中給出的是字符傳送速率，即：字符/秒。要求的是數(shù)據(jù)傳送速率，串行傳送時一般用波特率表示。 兩者的區(qū)別：字符傳送率是數(shù)據(jù)的“純”有效傳送率，不含數(shù)據(jù)格式信息；波特率是“毛”傳送率，含數(shù)據(jù)格式信息,

65、113,特選課堂,10. 什么是I/O接口?它與端口有何區(qū)別？為什么要設置I/O接口？I/O接口如何分類？ 解： I/O接口一般指CPU和I/O設備間的連接部件； I/O端口一般指I/O接口中的各種寄存器。為了便于程序?qū)@些寄存器進行訪問，通常給每個寄存器分配一個地址編號，這種編號被稱為I/O端口地址，相應的寄存器也叫作I/O端口。 I/O接口和I/O端口是兩個不同的概念。一個接口中往往包含若干個端口，因此接口地址往往包含有若干個端口地址,114,特選課堂,由于I/O設備的物理結(jié)構(gòu)和工作速率一般與主機差異很大，無法直接相連，因此通常通過I/O接口進行連接。 I/O接口分類方法很多，主要有： 按

66、數(shù)據(jù)傳送方式分，有并行接口和串行接口兩種； 按數(shù)據(jù)傳送的控制方式分，有程序控制接口、程序中斷接口、DMA接口三種,115,特選課堂,12. 結(jié)合程序查詢方式的接口電路，說明其工作過程。 解：程序查詢接口工作過程如下（以輸入為例）： 1）CPU發(fā)I/O地址地址總線接口設備選擇器譯碼選中，發(fā)SEL信號開命令接收門； 2）CPU發(fā)啟動命令 D置0，B置1 接口向設備發(fā)啟動命令設備開始工作； 3）CPU等待，輸入設備讀出數(shù)據(jù) DBR； 4）外設工作完成，完成信號接口 B置0，D置1； 5）準備就緒信號控制總線 CPU； 6）輸入：CPU通過輸入指令（IN）將DBR中的數(shù)據(jù)取走,116,特選課堂,若為輸出，除數(shù)據(jù)傳送方向相反以外，其他操作與輸入類似。工作過程如下： 1）CPU發(fā)I/O地址地址總線接口設備選擇器譯碼選中，發(fā)SEL信號開命令接收門； 2）輸出： CPU通過輸出指令（OUT）將數(shù)據(jù)放入接口DBR中； 3）CPU發(fā)啟動命令 D置0，B置1 接口向設備發(fā)啟動命令設備開始工作； 4）CPU等待，輸出設備將數(shù)據(jù)從 DBR取走； 5）外設工作完成，完成信號接口 B置0，D置1； 6）準備就緒信號