廣工 EDA課程設(shè)計(jì)

《廣工 EDA課程設(shè)計(jì)》由會(huì)員分享，可在線閱讀，更多相關(guān)《廣工 EDA課程設(shè)計(jì)（14頁珍藏版）》請(qǐng)?jiān)谘b配圖網(wǎng)上搜索。

1、 課 程 設(shè) 計(jì) 課程名稱___VHDL與集成電路設(shè)計(jì)___ 題目名稱___電子鐘VHDL設(shè)計(jì)______ 學(xué)生學(xué)院___物理與光電工程學(xué)院___ 專業(yè)班級(jí)___ __________ 學(xué) 號(hào)_____________ 學(xué)生姓名___ ______________ 指導(dǎo)教師_______________ 2014 年 12 月 19 日 目錄 一、前言 1 1.1 EDA技術(shù)簡介 1 1.2 EDA的發(fā)展前景 1 二、設(shè)計(jì)內(nèi)容及要求 1 2.1設(shè)計(jì)內(nèi)容 1 2.2 設(shè)計(jì)要求 1 2.3 實(shí)驗(yàn)?zāi)康?

2、2 三、設(shè)計(jì)原理及框圖 2 3.1設(shè)計(jì)原理 2 3.2 設(shè)計(jì)框圖 2 四、模塊程序設(shè)計(jì) 4 4.1 秒、分模塊程序及仿真 4 4.2 時(shí)模塊程序及仿真 6 4.3 消抖模塊 7 4.4 頂層文件設(shè)計(jì) 8 五、調(diào)試 11 六、心得總結(jié) 12 參考文獻(xiàn) 12 11 一、前言 1.1 EDA技術(shù)簡介 電子系統(tǒng)設(shè)計(jì)自動(dòng)化（EDA:?Electronic?Design?Automation）已成為不可逆轉(zhuǎn)的潮流，它是包含CAD、CAE、CAM等與計(jì)算機(jī)輔助設(shè)計(jì)或設(shè)計(jì)自動(dòng)化等相關(guān)技術(shù)的總稱。隨著信息時(shí)代的到來，信息電子產(chǎn)品已不斷地向系統(tǒng)高度集成化和高度微型化發(fā)展，使得

3、傳統(tǒng)的手工設(shè)計(jì)和生產(chǎn)技術(shù)無法滿足信息產(chǎn)品的社會(huì)和市場需要，因此，人們開始借助于EDA技術(shù)進(jìn)行產(chǎn)品的設(shè)計(jì)和開發(fā)。目前EDA技術(shù)主要是以計(jì)算機(jī)軟件工具形式表現(xiàn)出來的，對(duì)于現(xiàn)代復(fù)雜的電子產(chǎn)品設(shè)計(jì)和開發(fā)來說，一般需要考慮“自上而下”三個(gè)不同層次內(nèi)容的設(shè)計(jì)(即：系統(tǒng)結(jié)構(gòu)級(jí)設(shè)計(jì)，PCB板級(jí)設(shè)計(jì)和IC集成芯片級(jí)設(shè)計(jì))。Protel?DXP軟件系統(tǒng)是一套建立在IBM兼容PC環(huán)境下的CAD電路集成設(shè)計(jì)系統(tǒng)，它是世界上第一套EDA環(huán)境引入到Windows環(huán)境的EDA開發(fā)工具，具有高度的集成性和可擴(kuò)展性。本設(shè)計(jì)就是利用Protel?DXP?進(jìn)行原理圖設(shè)計(jì)、PCB布局布線、進(jìn)行電路仿真測試。通過本設(shè)計(jì)充分了解到Pro

4、tel?DXP的特點(diǎn)并且充分掌握了Protel?DXP的設(shè)計(jì)系統(tǒng)的基礎(chǔ)知識(shí)。 1.2 EDA的發(fā)展前景 隨著微電子技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、工業(yè)自動(dòng)化、儀器儀表等領(lǐng)域工作中，EDA技術(shù)的含量以驚人的速度上升，從而使它成為當(dāng)今電子技術(shù)發(fā)展的前言之一。? 由于在電子系統(tǒng)設(shè)計(jì)領(lǐng)域中的明顯優(yōu)勢，基于大規(guī)?？删幊唐骷鉀Q方案的EDA技術(shù)及其應(yīng)用在近年中有了巨大的發(fā)展，將電子發(fā)展技術(shù)再次推向了又一嶄新的歷史階段。這些新的發(fā)展大致包含了這樣6個(gè)方面：1.新器件；2.新工具軟件；3.嵌入式系統(tǒng)設(shè)計(jì)；4.DSP系統(tǒng)設(shè)計(jì)；5.計(jì)算機(jī)處理器設(shè)計(jì)；6.與ASIC市場的競爭技術(shù)。

5、 二、設(shè)計(jì)內(nèi)容及要求 2.1設(shè)計(jì)內(nèi)容 設(shè)計(jì)一個(gè)電子鐘，要求可以顯示時(shí)、分、秒，用戶可以設(shè)置時(shí)間。 2.2 設(shè)計(jì)要求 ①? 設(shè)計(jì)思路清晰，整體設(shè)計(jì)給出框圖，提供頂層電路圖；?? ②? 應(yīng)用vhdl完成各次級(jí)模塊設(shè)計(jì)，繪出具體設(shè)計(jì)程序；?? ③ ?完成設(shè)計(jì)仿真和程序下載；?? ④ ?寫出實(shí)驗(yàn)報(bào)告 2.3 實(shí)驗(yàn)?zāi)康? ① 掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。 ② 掌握二十四進(jìn)制，六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。 ③ 掌握VHDL技術(shù)的層次化設(shè)計(jì)方法。? ④ 了解軟件的元件管理含義以及模塊元件之間的連接概念。 ⑤ 掌握電子電路一般的設(shè)計(jì)方法，并了解電子產(chǎn)品的研制開發(fā)過程，基本掌握

6、電子電路安裝和調(diào)試的方法。 ⑥ 培養(yǎng)獨(dú)立分析問題，解決問題的能力 三、設(shè)計(jì)原理及框圖 3.1設(shè)計(jì)原理 首先，電子鐘的時(shí)鐘信號(hào)的分、秒都是60進(jìn)制的計(jì)數(shù)信號(hào)，小時(shí)則為24進(jìn)制的計(jì)數(shù)信號(hào)。由此，可以設(shè)置3個(gè)模塊，分別為秒模塊、分鐘模塊和小時(shí)模塊。 首先開關(guān)打開后，給秒模塊接一個(gè)1Hz的時(shí)鐘信號(hào)，使秒模塊開始對(duì)時(shí)鐘的上升沿計(jì)數(shù)，每來一個(gè)時(shí)鐘上升沿，秒模塊加1。每當(dāng)計(jì)滿一個(gè)周期后，即60秒，會(huì)向分鐘模塊產(chǎn)生進(jìn)位信號(hào)，同時(shí)向秒模塊發(fā)出重置信號(hào)，使秒模塊為00。然后重新對(duì)時(shí)鐘上升沿計(jì)數(shù)，當(dāng)秒模塊顯示為59之后，下一個(gè)時(shí)鐘上升沿到來時(shí)又向分模塊產(chǎn)生進(jìn)位信號(hào)，秒模塊重新被置為00，如此循環(huán)。

7、分鐘模塊對(duì)秒模塊的進(jìn)位信號(hào)進(jìn)行計(jì)數(shù)。來一個(gè)秒進(jìn)位，分模塊加1。當(dāng)分鐘模塊計(jì)滿一個(gè)周期后，即60分鐘，同樣向小時(shí)模塊產(chǎn)生進(jìn)位信號(hào)并向本模塊發(fā)出重置信號(hào)，使分鐘模塊為00。然后重新對(duì)秒模塊的進(jìn)位信號(hào)進(jìn)行計(jì)數(shù)，當(dāng)分模塊顯示為59時(shí)，下一個(gè)秒模塊進(jìn)位信號(hào)到來時(shí)，分模塊又向小時(shí)模塊產(chǎn)生進(jìn)位信號(hào)，分模塊重新被置為00，如此循環(huán)。 小時(shí)模塊對(duì)分鐘模塊進(jìn)位信號(hào)的數(shù)目進(jìn)行計(jì)數(shù)，來一個(gè)進(jìn)位信號(hào)，小時(shí)模塊加1。當(dāng)大于23后，小時(shí)模塊向本模塊發(fā)出重置信號(hào)，使小時(shí)模塊顯示為00，開始新一輪的計(jì)數(shù)。以此來實(shí)現(xiàn)24小時(shí)的計(jì)時(shí)功能。? 復(fù)位功能的設(shè)計(jì)，可以用控制信號(hào)控制各個(gè)模塊的重置功能即可實(shí)現(xiàn)。 3.2 設(shè)計(jì)框圖

8、 ① 系統(tǒng)頂層框圖，如下圖1 計(jì) 數(shù) 器 時(shí)鐘信號(hào) 復(fù)位控制 調(diào)分 按鍵消抖 按鍵消抖 調(diào)時(shí) 數(shù) 碼 管 顯 示 1Hz 圖1 系統(tǒng)頂層框圖 ② 電子鐘結(jié)構(gòu)框圖，如下圖2 時(shí)十位 時(shí)個(gè)位 分十位 分個(gè)位 秒十位 秒個(gè)位 譯碼器 譯碼器 譯碼器 譯碼器 譯碼器 譯碼器 時(shí)計(jì)數(shù)器 分計(jì)數(shù)器 秒計(jì)數(shù)器 按鍵消抖 按鍵消抖 時(shí)鐘信號(hào) 復(fù)位控制 小時(shí)調(diào)節(jié) 分鐘調(diào)節(jié) 1Hz 1MHz 進(jìn)位信號(hào) 進(jìn)位信號(hào) 圖2 數(shù)字鐘結(jié)構(gòu)框圖 四、模塊程序設(shè)計(jì) 4.1 秒、分模塊程序及仿真 秒和分計(jì)數(shù)模塊

9、是60進(jìn)制計(jì)數(shù)器，計(jì)數(shù)到59后，下一個(gè)計(jì)數(shù)脈沖到來時(shí)清零，并向高位發(fā)出進(jìn)位信號(hào)，然后重新從00開始計(jì)數(shù)。 VHDL的RTL描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt_sm IS PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);

10、 C:OUT STD_LOGIC); END cnt_sm; ARCHITECTURE behav OF cnt_sm IS SIGNAL S_H:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL S_L:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR) BEGIN IF CLK 'EVENT AND CLK='1' THEN IF S_L(3 DOWNTO 0)<"1001" THEN

11、 S_L(3 DOWNTO 0)<=S_L(3 DOWNTO 0)+1; C<='0'; ELSIF S_H(3 DOWNTO 0)<"0101" THEN S_L(3 DOWNTO 0)<="0000"; S_H(3 DOWNTO 0)<=S_H(3 DOWNTO 0)+1; C<='0'; ELSE S_L(3 DOWNTO 0)<="0000"; S_H(3

12、 DOWNTO 0)<="0000"; C<='1'; END IF; END IF; IF CLR='1' THEN S_L(3 DOWNTO 0)<="0000"; S_H(3 DOWNTO 0)<="0000"; END IF; OUT_H<=S_H; OUT_L<=S_L; END PROCESS; END behav; 秒、分計(jì)數(shù)模塊的仿真波形如圖3、圖4： 圖3 圖4 波形分析：從仿

13、真波形可知，當(dāng)計(jì)數(shù)到59時(shí)，即OUT_H=0101，OUT_L=1001時(shí)，下一個(gè)時(shí)鐘上升沿到來時(shí)就清零了，即OUT_H=0000，OUT_L=0000，并且產(chǎn)生進(jìn)位信號(hào)，即C=1，然后重新開始計(jì)數(shù)，如此循環(huán)，符合設(shè)計(jì)要求。 4.2 時(shí)模塊程序及仿真 時(shí)計(jì)數(shù)模塊就是一個(gè)24進(jìn)制計(jì)數(shù)器，記數(shù)到23時(shí)，下一個(gè)時(shí)鐘脈沖到來時(shí)清零，重新從00開始計(jì)數(shù)。?VHDL的RTL描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt_h IS PORT(C

14、LK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END cnt_h; ARCHITECTURE behav OF cnt_h IS SIGNAL S_H:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL S_L:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS(CLK,CLR) BEGIN IF CL

15、R='1' THEN S_H<="0000"; S_L<="0000"; ELSIF CLK='1' AND CLK'EVENT THEN IF S_H="0010" AND S_L="0011" THEN S_L<="0000"; S_H<="0000"; ELSIF S_L<"1001" THEN S_L<=S_L+1; ELSE S_L<="0000"; S_H<=S_H+1; END IF; END

16、IF; END PROCESS; OUT_H<=S_H; OUT_L<=S_L; END; 時(shí)模塊的仿真波形如下圖5： 圖5 波形分析：從仿真波形可知，當(dāng)計(jì)數(shù)到23時(shí)，即OUT_H=0010，OUT_L=0011時(shí)，下一個(gè)時(shí)鐘上升沿到來時(shí)就清零了，即OUT_H=0000，OUT_L=0000，然后重新進(jìn)行計(jì)數(shù)，如此循環(huán)符合設(shè)計(jì)要求。 4.3 消抖模塊 按鍵消抖動(dòng)有很多方案，這里選擇的是計(jì)數(shù)消抖，即只當(dāng)有效電平到來后開始計(jì)數(shù)，當(dāng)計(jì)數(shù)值大于一定值后再輸出該有效電平，否則不輸出，從而達(dá)到消抖目的。?VHDL的RTL描述如下： LIBRARY IEEE; US

17、E IEEE.STD_LOGIC_1164.ALL; ENTITY ajxd IS PORT(DIN,CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC); END; ARCHITECTURE behav OF ajxd IS BEGIN PROCESS(DIN) VARIABLE T: INTEGER RANGE 0 TO 63:=0; BEGIN IF DIN='1' THEN IF CLK 'EVENT AND CLK='1'THEN

18、 T:=T+1; IF T>8 THEN DOUT<='1';T:=T-1; ELSE DOUT<='0'; END IF; END IF; ELSE DOUT<='0';T:=0; END IF; END PROCESS; END behav; 消抖模塊電路原理圖如下圖6： 圖6 消抖模塊電路原理圖 4.4 頂層文件設(shè)計(jì) VHDL的RTL描述如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.A

19、LL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clock IS PORT ( CLK1m : IN STD_LOGIC; --輸入1MHZ CLK1: IN STD_LOGIC; --輸入1HZ CLR0 : IN STD_LOGIC; KEY1_M : IN STD_LOGIC; --調(diào)時(shí)調(diào)分鍵 KEY2_H : IN STD_LOGIC; SECH : OUT STD_LOGIC_VECTOR (3 DOWNT

20、O 0); --時(shí)分秒輸出 SECL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); MINH : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); MINL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); HOUH : OUT STD_LOGIC_VECTOR (3 DOWNTO 0); HOUL : OUT STD_LOGIC_VECTOR (3 DOWNTO 0)); END; ARCHITECTURE behav OF clock IS

21、 SIGNAL SCO1, SCOM : STD_LOGIC; SIGNAL YS, YM : STD_LOGIC; SIGNAL SCO2,SCOH : STD_LOGIC; SIGNAL S1,S2 : STD_LOGIC; SIGNAL SMINH,SMINL :STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL SSECH,SSECL:STD_LOGIC_VECTOR (3 DOWNTO 0); COMPONENT cnt_sm

22、--分和秒模塊 PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); C:OUT STD_LOGIC); END COMPONENT; COMPONENT cnt_h --時(shí)模塊 PORT(CLK,CLR:IN STD_LOGIC; OUT_H:OUT STD_LOGIC_VECTOR(3 DO

23、WNTO 0); OUT_L:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END COMPONENT; COMPONENT ajxd --消抖模塊 PORT(DIN,CLK:IN STD_LOGIC; DOUT:OUT STD_LOGIC); END COMPONENT; BEGIN PROCESS(CLK10m,KEY1_M,KEY2_H) --調(diào)時(shí)調(diào)分 BEGIN IF CLK1m'EVENT AND CLK1m='1' THEN

24、 IF S1='1' THEN SCOM<='1'; ELSE SCOM<='0'; END IF; IF S2='1' THEN SCOH<='1'; ELSE SCOH<='0'; END IF; END IF; END PROCESS; U1:cnt_sm PORT MAP (CLK=>CLK1,CLR=>CLR0,C=>SCO1, OUT_L=>SSECL,OUT_H=>SSECH); --秒計(jì)數(shù)模塊例化 U2:cnt_sm PORT MAP (CLK=>YS,CLR

25、=>CLR0,C=>SCO2, OUT_L=>SMINL,OUT_H=>SMINH); --分鐘計(jì)數(shù)模塊例化 U3:cnt_h PORT MAP (CLK=>YM,CLR=>CLR0,OUT_L=>HOUL,OUT_H=>HOUH); --小時(shí)計(jì)數(shù)模塊例化 U4:ajxd PORT MAP (DIN=>KEY1_M,CLK=> CLK1m,DOUT=>S1); --按鍵模塊例化 U5:ajxd PORT MAP (DIN=>KEY2_H,CLK=> CLK1m,DOUT=>S2);

26、 --按鍵模塊例化 YS<=SCOM OR SCO1; YM<=SCOH OR SCO2; SECL<=SSECL; SECH<=SSECH; MINL<=SMINL; MINH<=SMINH; END; 因?yàn)槊牒头昼娔K都是60進(jìn)制的計(jì)數(shù)器，所以在例化時(shí)，U1和U2的元件名相同，都是cnt_sm。但是它們連接端口名不一樣，在U1中：CLK=>CLK1,CLR=>CLR0,C=>SCO1, OUT_L=>SSECL,OUT_H=>SSECH 。而在U2中：CLK=>YS,CLR=>CLR0,C

27、=>SCO2, OUT_L=>SMINL,OUT_H=>SMINH。這樣可以綜合出秒模塊和分鐘模塊。 U4，U5的例化也是這個(gè)道理。其中，U4的KEY1_M是調(diào)節(jié)分鐘的按鍵；U5的KEY2_H是調(diào)節(jié)小時(shí)的按鍵。 頂層模塊電路原理如下圖7： 圖7 頂層模塊電路原理圖 五、調(diào)試 當(dāng)把程序下載到試驗(yàn)箱上的時(shí)候，時(shí)分秒能夠正常顯示，秒逢60向分鐘進(jìn)1，分鐘數(shù)加1。當(dāng)分鐘數(shù)大于59后，向小時(shí)進(jìn)1，小時(shí)數(shù)加1。小時(shí)數(shù)滿24后，變?yōu)?0。 按下清零端，時(shí)鐘顯示變?yōu)?0:00:00。 調(diào)分按鍵，每按1次，分鐘數(shù)加1，當(dāng)加到59后，又從00開始加。調(diào)分正常。 調(diào)時(shí)按鍵，每按1次，小時(shí)數(shù)加

28、1，當(dāng)加到23后，又從00開始加。調(diào)時(shí)正常。 遇到的問題：當(dāng)時(shí)遇到的問題就是，例如當(dāng)實(shí)驗(yàn)箱上顯示的時(shí)間為8:59:59，當(dāng)下一個(gè)1Hz時(shí)鐘脈沖到來時(shí)，時(shí)間立馬變?yōu)?:00:00。然而，繼續(xù)往前計(jì)時(shí)，當(dāng)計(jì)到9:00:59時(shí)，下一個(gè)秒時(shí)鐘脈沖到來時(shí)，時(shí)間卻變?yōu)?0:01:00。就是說，程序在進(jìn)位的問題上發(fā)生錯(cuò)誤了。后來檢查程序，發(fā)現(xiàn)是頂層文件中這段程序綜合出兩個(gè)D觸發(fā)器SCOM和SCOH導(dǎo)致的。 問題程序： BEGIN PROCESS(CLK0,KEY1_M,KEY2_H,SCO1,SCO2) --調(diào)時(shí)調(diào)分 BEGIN IF CLK0'EVENT

29、AND CLK0='1' THEN IF SCO1='1' OR S1='1' THEN SCOM<='1'; ELSE SCOM<='0'; END IF; IF (SCO2='1' AND SCO1='1') OR S2='1' THEN SCOH<='1'; ELSE SCOH<='0'; END IF; END IF; END PROCESS; 修改后的程序： BEGIN PROCESS(CLK10m,KEY1_M,KEY2_H) --調(diào)時(shí)調(diào)分 BEGIN IF

30、 CLK1m'EVENT AND CLK1m='1' THEN IF S1='1' THEN SCOM<='1'; ELSE SCOM<='0'; END IF; IF S2='1' THEN SCOH<='1'; ELSE SCOH<='0'; END IF; END IF; END PROCESS; 比較問題程序和修改后的程序，可以發(fā)現(xiàn)，修改后的程序里面，只讓按鍵S1和S2的分別連接到D觸發(fā)器的輸入端SCOM和SCOH。而秒進(jìn)位信號(hào)SCO1和分進(jìn)位信號(hào)SCO2則通過YS<=SCO

31、M OR SCO1; YM<=SCOH OR SCO2; 這兩句程序，跳過D觸發(fā)器，從而解決了問題。 六、心得總結(jié) 上課的時(shí)候，一直不明白EDA是用來干嘛的。也不知到為什么要學(xué)這門課程。通過這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，知道它是用來設(shè)計(jì)硬件電路的，通過代碼寫出各模塊功能，然后綜合在一起，可以綜合出復(fù)雜、功能強(qiáng)大的電路系統(tǒng)，給電路設(shè)計(jì)帶來很大的方便。 在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。 通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重

32、要的，看懂代碼不等于會(huì)編寫，所以經(jīng)常動(dòng)手把代碼輸入QuartusⅡ，編譯一下，觀察仿真波形，查看綜合出來的RTL，這樣才能有明顯的進(jìn)步。在設(shè)計(jì)的過程中遇到問題，可以說得是困難重重，因?yàn)閷?duì)EDA還不熟悉，難免會(huì)遇到過各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處：對(duì)上課所學(xué)過的知識(shí)理解得不夠深刻，掌握得不夠牢固。經(jīng)過這次課程設(shè)計(jì)，加深了我對(duì)書本知識(shí)的理解。 參考文獻(xiàn) [1] 彭介華.電子技術(shù)課程設(shè)計(jì)指導(dǎo).北京：高等教育出版社，1997 [2] 李國麗，朱維勇.電子技術(shù)實(shí)驗(yàn)指導(dǎo)書.合肥：中國科技大學(xué)出版社，2000 [3] 潘松，黃繼業(yè).EDA技術(shù)實(shí)用教程.北京：科學(xué)出版社，2002