復旦大學《數(shù)字邏輯基礎》第6章可編程邏輯器.ppt

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數(shù)字邏輯基礎 第六章可編程邏輯器件和數(shù)字系統(tǒng)設計初步 本章要求 本章的內(nèi)容應該結合配套的實驗課程進行 主要教學任務在配套的實驗課程上完成 學生在掌握可編程邏輯器件的基本結構后 利用計算機仿真軟件進行實驗 學生應該掌握基本的計算機仿真過程 6 1可編程邏輯器件 可編程邏輯器件的特點由設計者自己完成其邏輯功能系統(tǒng)集成度高可靠性高設計過程靈活可以用軟件進行仿真 中小規(guī)模器件PAL GAL等大規(guī)模器件基于乘積項結構 CPLD基于查找表結構 FPGA 可編程邏輯器件的種類 CPLD的基本結構 可編程 與 或 陣列 可編程的連線區(qū) 可編程邏輯宏單元 CPLD的結構示意圖 FPGA的基本結構 FPGA內(nèi)部的邏輯塊 查找表是一個存儲器 直接將用戶需要的輸入輸出關系存儲在內(nèi) FPGA的內(nèi)部結構示意圖 邏輯塊 可編程連線區(qū) 可編程邏輯器件的設計過程 邏輯設計 綜合與仿真 下載 調(diào)試 達到預想目標 N Y 6 2數(shù)字系統(tǒng)設計初步 數(shù)字系統(tǒng)的一般結構 數(shù)字系統(tǒng)設計的一般過程自頂向下 Top down 的設計方法系統(tǒng)功能級設計行為級設計寄存器傳輸級設計硬件設計語言VHDLVerilogHDL 用VHDL設計的例1 libraryIEEE useIEEE std logic 1164 all entityshiftregisport CLK inSTD LOGIC D inSTD LOGIC VECTOR 7downto0 Q bufferSTD LOGIC VECTOR 7downto0 endshiftreg architectureshiftreg archofshiftregisbeginprocess CLK beginifCLK eventandCLK 1 thenQ 0 D 0 Q 7downto1 Q 6downto0 endif endprocess endshiftreg arch 8位移位寄存器 左移 用VHDL設計的例2 libraryIEEE useIEEE std logic 1164 all useIEEE std logic unsigned all entitycounterisport CLK inSTD LOGIC Q outSTD LOGIC VECTOR 3downto0 endcounter architecturecounter archofcounterissignalcnt STD LOGIC VECTOR 3downto0 beginQ cnt process CLK beginifCLK eventandCLK 1 thenifcnt 1001 thencnt 0000 elsecnt cnt 1 endif endif endprocess endcounter arch 10進制加法計數(shù)器