數(shù)字電路與邏輯設(shè)計(jì).ppt

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第七章 常用中規(guī)模時(shí)序邏輯電路,7．1 計(jì)數(shù)器 7．2 寄存器和移位寄存器 7．3 脈沖序列信號(hào)發(fā)生器,,計(jì)數(shù)器 7．1．1 計(jì)數(shù)器的概述 7．1．1．1 計(jì)數(shù)器概念－模的概念 7．1．1．2 計(jì)數(shù)器分類 7．1．2 異步計(jì)數(shù)器 7．1．3 同步計(jì)數(shù)器,,,7．1．1 計(jì)數(shù)器的概述 計(jì)數(shù)器是一種對(duì)輸入脈沖進(jìn)行計(jì)數(shù)的時(shí)序邏輯電路，被計(jì)數(shù)的脈沖信號(hào)稱為計(jì)數(shù)脈沖。 7．1．1．1 計(jì)數(shù)器概念－模的概念 計(jì)數(shù)器中的“數(shù)”是用觸發(fā)器的狀態(tài)組合來(lái)表示，它在運(yùn)行時(shí)，所經(jīng)歷的狀態(tài)是周期性，即總是在有限個(gè)狀態(tài)中循環(huán)，通常一次循環(huán)所包含的狀態(tài)總數(shù)稱為計(jì)數(shù)器的“?！?。 7．1．1．2 計(jì)數(shù)器分類 1.按計(jì)數(shù)的功能來(lái)分：加法、減法和可逆計(jì)數(shù)器 2.按進(jìn)位基數(shù)來(lái)分：二進(jìn)制計(jì)數(shù)器和非二進(jìn)制計(jì)數(shù)器 3.按計(jì)數(shù)的進(jìn)位方式（脈沖輸入方式）：同步（并行）和異步（串行）,,7．1．2 異步計(jì)數(shù)器,7．1．2．1 異步二進(jìn)制計(jì)數(shù)器 1．異步二進(jìn)制加計(jì)數(shù)器 2．異步二進(jìn)制減計(jì)數(shù)器 *3．異步二進(jìn)制可逆計(jì)數(shù)器 7．1．2．2 中規(guī)模異步計(jì)數(shù)器 1．電路符號(hào)和引腳含義 2．邏輯功能 3．應(yīng)用,,,7．1．2．1 異步二進(jìn)制計(jì)數(shù)器 1．異步二進(jìn)制加計(jì)數(shù)器,2．異步二進(jìn)制減計(jì)數(shù)器,*3．異步二進(jìn)制可逆計(jì)數(shù)器,,7．1．2．2 中規(guī)模異步計(jì)數(shù)器,二－五－十進(jìn)制異步計(jì)數(shù)器（7490） 1．電路符號(hào)與引腳符號(hào),14個(gè)引腳的集成芯片 6個(gè)輸入端，4個(gè)輸出端 QAQBQCQD為數(shù)據(jù)輸出端 S91和S92 為直接置位端 R01和R02為直接復(fù)位端 CPA和CPB分別為脈沖輸入端 電源VCC（5腳） 地GND（10腳）,,,邏輯功能,直接復(fù)位 置9 計(jì)數(shù),,,,2．應(yīng)用 1）構(gòu)成二進(jìn)制和五進(jìn)制計(jì)數(shù)器 i)一位二進(jìn)制計(jì)數(shù)器,ii)一位五進(jìn)制計(jì)數(shù)器,,2）構(gòu)成十進(jìn)制計(jì)數(shù)器 8421碼,5421碼,,3）構(gòu)成九進(jìn)制計(jì)數(shù)器（采用反饋復(fù)位法）,4）構(gòu)成二十四進(jìn)制計(jì)數(shù)器 *5）構(gòu)成1000分頻器,,1 0 0 1,1,0 0 0 0,7．1．3同步計(jì)數(shù)器,7．1．3．1 同步計(jì)數(shù)器 1．同步二進(jìn)制加計(jì)數(shù)器 2．同步二進(jìn)制減計(jì)數(shù)器 *3．同步二進(jìn)制可逆計(jì)數(shù)器 7．1．3．2 中規(guī)模同步計(jì)數(shù)器 1．電路符號(hào)和引腳含義 2．邏輯功能 3．應(yīng)用,,,分別用J-K 觸發(fā)器和D觸發(fā)器設(shè)計(jì)一個(gè)三位二進(jìn)制加計(jì)數(shù)器。,推廣到n位二進(jìn)制計(jì)數(shù)器,,,,,,,,,,,,,,,,7．1．3．1 同步計(jì)數(shù)器 1．同步二進(jìn)制加計(jì)數(shù)器 用JK觸發(fā)器實(shí)現(xiàn)n位二進(jìn)制同步加計(jì)數(shù)器，驅(qū)動(dòng)方程為： J0＝K0＝1 J1＝K1＝Q0 J2＝K2＝Q1Q0 J3＝K3＝Q2Q1Q0 ?? Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0,用D觸發(fā)器實(shí)現(xiàn)n位二進(jìn)制同步加計(jì)數(shù)器，驅(qū)動(dòng)方程為： D0＝Q0 D1＝Q1?Q0 D2＝Q2?(Q1Q0) D3＝Q3?(Q2Q1Q0) ?? Dn－1＝Qn-1?（Qn-2Qn-3…Q1Q0）,,,2．同步二進(jìn)制減計(jì)數(shù)器 *3．同步二進(jìn)制可逆計(jì)數(shù)器 用JK觸發(fā)器實(shí)現(xiàn)n位二進(jìn)制同步減計(jì)數(shù)器，驅(qū)動(dòng)方程為： J0＝K0＝1 J1＝K1＝Q0 J2＝K2＝Q1Q0 J3＝K3＝Q2Q1Q0 ?? Jn－1＝Kn－1＝Qn-2Qn-3…Q1Q0,用D觸發(fā)器實(shí)現(xiàn)n位二進(jìn)制同步減計(jì)數(shù)器，驅(qū)動(dòng)方程為： D0＝Q0 D1＝Q1?Q0 D2＝Q2?(Q1Q0) D3＝Q3?(Q2Q1Q0) ?? Dn－1＝Qn-1?（Qn-2Qn-3…Q1Q0）,,,7．1．3．2 中規(guī)模同步計(jì)數(shù)器 可預(yù)置的四位二進(jìn)制同步計(jì)數(shù)器（74161） 1．電路符號(hào)和引腳含義,16個(gè)引腳的集成芯片 9個(gè)輸入端，5個(gè)輸出端 QAQBQCQD為數(shù)據(jù)輸出端 CP為脈沖輸入端 T和P為使能輸入端 電源VCC（16腳） 地GND（8腳） OC為溢出進(jìn)位輸出端 Cr 為異步清零端 LD為同步預(yù)置端,,,,,2．邏輯功能,異步清零 同步預(yù)置 保持 計(jì)數(shù) 當(dāng)同步計(jì)數(shù)器加到“1111”時(shí)，OC=T?QA?QB?QC?QD=1,,74161工作原理波形圖,,,,,,Cr 清除,Ld 置入,D0 D1 D2 D3,Q0 Q1 Q2 Q3,CP 時(shí)鐘,數(shù) 據(jù) 輸 入,P 允許,T 允許,輸 出,串行進(jìn)位 輸出 Occ,異步 同步 同步 13 14 15 0 1 清除 清除 預(yù)置 計(jì)數(shù) 禁止,,,,3．應(yīng)用 1）構(gòu)成十六進(jìn)制計(jì)數(shù)器,,2）構(gòu)成十進(jìn)制計(jì)數(shù)器 i)采用反饋復(fù)位法,ii)采用反饋預(yù)置法（一),,iii)采用反饋預(yù)置法（二),1 1 1 1,1,0,,0 1 1 0,3）構(gòu)成二十四進(jìn)制計(jì)數(shù)器（采用同步連接和異步連接）,,4）分析74161構(gòu)成的電路，問(wèn)這是多少進(jìn)制計(jì)數(shù)器；有無(wú)掛起現(xiàn)象,,7．2 寄存器和移位寄存器,寄存器和移位寄存器是常用的時(shí)序邏輯電路，能接受、發(fā)送和存放數(shù)據(jù)，具有記憶、清零、預(yù)置等功能，而且能對(duì)數(shù)據(jù)進(jìn)行移位。 每個(gè)觸發(fā)器能存放一位二進(jìn)制數(shù)，n個(gè)觸發(fā)器能存放n位數(shù)據(jù)。 寄存器的三個(gè)基本特征：數(shù)據(jù)存得進(jìn)，記得住，取得出。 四位基本的寄存器：,寄存器和移位寄存器,7．2．1 鎖存器（暫存器） 7．2．2 寄存器 7．2．3 移位寄存器 7．2．3．1 右移移位寄存器 7．2．3．2 左移移位寄存器 7．2．3．3 雙向移位寄存器 7．2．3．4 中規(guī)模集成移位寄存器 1．電路符號(hào)和引腳含義 2．邏輯功能 3．應(yīng)用,7．2．1 鎖存器（暫存器）,采用鐘控觸發(fā)方式的觸發(fā)器，由電位信號(hào)控制，存在空翻現(xiàn)象。 八位鎖存器（74373）－雙拍工作方式,,,“1”,“0”,,7．2．2 寄存器 采用邊沿或主從觸發(fā)方式的觸發(fā)器，由同步時(shí)鐘信號(hào)控制，克服空翻毛病。 八位寄存器（74374）－雙拍工作方式,“0”,,,,7．2．3 移位寄存器,移位寄存器不僅能寄存數(shù)據(jù)，而且對(duì)數(shù)據(jù)可進(jìn)行移位； 4種不同的工作方式： 并行輸入/并行輸出； 并行輸入/串行輸出； 串行輸入/并行輸出； 串行輸入/串行輸出； 7．2．3．1 右移移位寄存器,,,7．2．3．2 左移移位寄存器,7．2．3．3 雙向移位寄存器 當(dāng)M＝0時(shí)，右移 當(dāng)M＝1時(shí)，左移,,7．2．3．4 中規(guī)模集成移位寄存器,通用的雙向移位寄存器（74194） 1．電路符號(hào)和引腳含義,16個(gè)引腳的集成芯片 10個(gè)輸入端，4個(gè)輸出端 QAQBQCQD為并行數(shù)據(jù)輸出端 QA 為左移串行數(shù)據(jù)輸出端 QD 為右移串行數(shù)據(jù)輸出端 A～D為并行數(shù)據(jù)輸入端 DR 為右移串行數(shù)據(jù)輸入端 DL 為左移串行數(shù)據(jù)輸入端 CP為移位時(shí)鐘脈沖輸入端 S1和S0為使能輸入端(控制端） 電源VCC（16腳） 地GND（8腳） Cr 為異步清零端,,,2．邏輯功能,異步清零 靜態(tài)保持 并行送數(shù),右移 左移 動(dòng)態(tài)保持,,,3．應(yīng)用 1）構(gòu)成環(huán)行計(jì)數(shù)器,,2）構(gòu)成扭環(huán)行計(jì)數(shù)器,,3）構(gòu)成奇數(shù)分頻器,七分頻,,4）并行?串行的轉(zhuǎn)換,,0,1,1,0,0,1,0 N1 N2 N3,N4 N5 N6 N7,1,1 0 N1 N2,N3 N4 N5 N6,1 1 0 N1,N2 N3 N4 N5,1 1 1 0,N1 N2 N3 N4,1 1 1 1,0 N1 N2 N3,1 0 N1 N2,1 1 0 N1,1 1 1 0,0,,N7,N6,N5,N4,N3,N2,N1,7．3 脈沖序列信號(hào)發(fā)生器,1、脈沖分配器（節(jié)拍發(fā)生器） 將輸入時(shí)鐘脈沖經(jīng)過(guò)一定的分頻后分別送到各路輸出的邏輯電路，稱為脈沖分配器。它常用來(lái)產(chǎn)生各種定時(shí)信號(hào)（或節(jié)拍脈沖）。它分為計(jì)數(shù)型和移位型。 計(jì)數(shù)型節(jié)拍發(fā)生器的結(jié)構(gòu)框圖如下：,,三位二進(jìn)制計(jì)數(shù)器和3－8譯碼器構(gòu)成的脈沖分配器,1 0 0,111,,1 0 0 0 0 0 0 0,0 1 0 0 0 0 0 0,0 0 1 0 0 0 0 0,0 0 0 1 0 0 0 0,0 0 0 0 1 0 0 0,0 0 0 0 0 1 0 0,0 0 0 0 0 0 1 0,0 0 0 0 0 0 0 1,,,工作波形圖,1 2 3 4 5 6 7 8 9,Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7,,消除干擾信號(hào)的方法： 1）用時(shí)鐘脈沖封鎖譯碼門，但此時(shí)順序脈沖不再是一個(gè)接一個(gè)。 2）將選通脈沖或封鎖脈沖加在控制輸入端。 3）選用扭環(huán)行計(jì)數(shù)器作為脈沖分配器的計(jì)數(shù)器。 4）用環(huán)行計(jì)數(shù)器構(gòu)成脈沖分配器，其本身即是。 移位型節(jié)拍發(fā)生器,Sd,,,,2、序列信號(hào)發(fā)生器 用來(lái)產(chǎn)生規(guī)定的串行脈沖序列信號(hào)，它可用計(jì)數(shù)型和移位型脈沖分配器構(gòu)成。 1）計(jì)數(shù)器型代碼發(fā)生器：,1,1,0,0,0,1,0,1,11000101序列信號(hào)發(fā)生器,1 0 0,,移位型代碼發(fā)生器： 其結(jié)構(gòu)與移位型計(jì)數(shù)器相似，但兩者有著本質(zhì)區(qū)別。 序列信號(hào)發(fā)生器的結(jié)構(gòu)框圖：,假定序列信號(hào)發(fā)生器產(chǎn)生的序列周期為Tp，移位寄存器的級(jí)數(shù)（觸發(fā)器個(gè)數(shù)）為n，應(yīng)滿足關(guān)系式：2n ? Tp。,,例1.（書(shū)中254頁(yè)）用一片74194和適當(dāng)邏輯門構(gòu)成“00011101”序列信號(hào)發(fā)生器。 例2.分析以下邏輯圖，求它的序列長(zhǎng)度和序列信號(hào)。,每隔5個(gè)時(shí)鐘脈沖，電路的狀態(tài)循環(huán)一遍， 在每個(gè)Q端上時(shí)序輸出10100，10100…，這樣 一組特定的串行序列信號(hào)，序列長(zhǎng)度為5位， 序列值為10100。,,串行加法器原理框圖,,,,,,兩位串行輸入、并行輸出雙向移位寄存器。 該寄存器有兩個(gè)輸入端，其中X2為控制端，用于控制移位方向，X1為數(shù)據(jù)輸入端。當(dāng)X2＝0時(shí)， X1往寄存器高位串行送數(shù)，寄存器中的數(shù)據(jù)從高位移向低位；當(dāng)X2＝1時(shí)， X1往寄存器低位串行送數(shù)，寄存器中的數(shù)據(jù)從低位移向高位。,