實(shí)驗(yàn)報(bào)告Verilog

1、Verilog數(shù)字電路設(shè)計(jì)實(shí)驗(yàn)名稱Verilog數(shù)字電路設(shè)計(jì)班級(jí)130324姓名張先炳13031205同組者廖瑞13031191自動(dòng)化與電氣工程學(xué)院2016年 4月25 日目錄目錄目錄2實(shí)驗(yàn)一 簡(jiǎn)單組合邏輯設(shè)計(jì)11 實(shí)驗(yàn)?zāi)康?2 實(shí)驗(yàn)設(shè)備1。

2、2016Verilog 語言 實(shí)驗(yàn)報(bào)告專 業(yè):計(jì)算機(jī)科學(xué)與技術(shù)班 級(jí):CS1409學(xué) 號(hào):U201414813姓 名:唐禮威電 話:15827505005郵 件:完成日期:2016.6.13華 中 科 技 大 學(xué) 課 程 實(shí) 驗(yàn) 報(bào) 告目 。