基于VHDL語(yǔ)言的數(shù)字鐘設(shè)計(jì)

1、呂梁學(xué)院2016屆畢業(yè)論文設(shè)計(jì)開(kāi)題報(bào)告學(xué)生用表系部:物理系 專業(yè):電子信息工程 班級(jí):課題名稱基于VHDL語(yǔ)言的數(shù)字鐘系統(tǒng)設(shè)計(jì)指導(dǎo)教師學(xué)生學(xué)號(hào)1.課題來(lái)源及意義: 時(shí)間是一個(gè)抽象的概念,是物質(zhì)運(yùn)動(dòng)變化的持續(xù)性順序性的表現(xiàn).在日常生活中,時(shí)間。

2、課程:CPLD與FPGA設(shè)計(jì)及應(yīng)用實(shí)驗(yàn):基于VHDL語(yǔ)言的數(shù)字時(shí)鐘設(shè)計(jì) 學(xué)號(hào):092030030姓名: 朱 峰 專業(yè):信號(hào)與信息處理 學(xué)院:電子與信息學(xué)院2011年12月基于VHDL語(yǔ)言的數(shù)字時(shí)鐘設(shè)計(jì)一:主要功能1:具有時(shí)分秒計(jì)數(shù)顯示功能。