vhdl語言,vhdl語言優(yōu)點(diǎn)

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1、本文格式為Word版，下載可任意編輯 vhdl語言,vhdl語言優(yōu)點(diǎn) VHDL語言是一種用于電路設(shè)計(jì)的高級語言。它在80年月的后期消失。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的牢靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。 VHDL翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在中國的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì)ASIC。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有很多具有硬件特征的語句外，VHDL的語言形式、描述風(fēng)格以及語法是非常類似于一般

2、的計(jì)算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不行視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 優(yōu)勢 （1）與其他的硬件描述語言相比，VHDL具有更強(qiáng)的行為描述力量，從而打算了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述力量是避開詳細(xì)的器件結(jié)構(gòu)，從規(guī)律行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （2）VHDL豐富的仿

3、真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時可對設(shè)計(jì)進(jìn)行仿真模擬。 （3）VHDL語句的行為描述力量和程序結(jié)構(gòu)打算了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必需有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn)。 （4）對于用VHDL完成的一個確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行規(guī)律綜合和優(yōu)化，并自動的把VHDL描述設(shè)計(jì)轉(zhuǎn)變成門級網(wǎng)表。 （5）VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 第 2 頁 共 2 頁