薛宏熙《數(shù)字邏輯設(shè)計(jì)》附錄b

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1、2008.5 1 附 錄 B硬 件 描 述 語(yǔ) 言 VHDL- 本 課 件 內(nèi) 容 較 多 ， 供 教 師 有 選 擇 地 使 用 - 2008.5 2 附 錄 B內(nèi) 容 提 要B.1 VHDL的 產(chǎn) 生 與 發(fā) 展B.2 用 VHDL建 立 電 路 模 型B.3 面 向 模 擬 器 的 某 些 特 性B.4 VHDL中 的 對(duì) 象B.5 數(shù) 據(jù) 類 型B.6 VHDL的 詞 法 單 元B.7 屬 性B.8 表 達(dá) 式 與 運(yùn) 算 符B.9 子 程 序 過(guò) 程 與 函 數(shù)B.10 程 序 包 與 設(shè) 計(jì) 庫(kù)B.11 行 為 描 述B.12 結(jié) 構(gòu) 描 述 B.13 重 載B.14 VHDL保

2、留 字 和 預(yù) 定 義 程 序 包 2008.5 3 VHDL是 什 么 ?u HDL Hardware Description Language；u VHSIC Very High Speed Integrated Circuit；u VHDL VHSIC Hardware Description Language；u VHDL是 一 個(gè) 硬 件 描 述 語(yǔ) 言 ， IEEE審 定 的 工 業(yè) 標(biāo) 準(zhǔn) ；u 80年 代 初 期 美 國(guó) 政 府 超 高 速 集 成 電 路 （ VHSIC ） 發(fā) 展 計(jì) 劃的 衍 生 物 ； u VHDL的 IEEE國(guó) 際 標(biāo) 準(zhǔn) ： IEEE Std 107

3、6l IEEE std 1076-1987, 1076-1993, 1076-2000 ， 1076-2002. 2008.5 4 VHDL的 發(fā) 展 歷 程u 1981年 6月 ， 美 國(guó) 成 立 了 VHDL工 作 小 組 ；u 1983年 6月 ， 由 Intermitrics, IBM和 Texas Instrument組 成 開(kāi) 發(fā) 小 組 ， 任 務(wù) 是 ：l 提 出 語(yǔ) 言 版 本 ；l 開(kāi) 發(fā) 其 軟 件 環(huán) 境 。u 1987年 12月 ， IEEE公 布 了 IEEE-1076 作 為 HDL的第 一 個(gè) 標(biāo) 準(zhǔn) ；u 1993年 ， IEEE公 布 了 VHDL_93;u

4、 1999年 ： VHDL_AMS（ Analog Mixed Signal） u 1999年 ： VHDL1076.6(RTL可 綜 合 子 集 )；u 2000年 1月 公 布 了 VHDL1076-2000;u 2000年 5月 公 布 了 VHDL1076-2002; 2008.5 5 VHDL的 主 要 目 標(biāo)u 覆 蓋 多 個(gè) 層 次 的 廣 譜 的 HDLl 面 向 高 層 次 的 行 為 （ 算 法 ） 描 述 ；l RTL級(jí) 描 述 ；l 門(mén) 級(jí) 描 述 ；l 電 路 級(jí) 描 述 （ 不 太 方 便 ） ；l 物 理 參 數(shù) 描 述 （ 延 時(shí) ， 功 耗 ， 頻 率 ， 尺

5、 寸 .） ；u 可 讀 性 好 ， 既 可 被 計(jì) 算 機(jī) 接 受 ， 又 可 作 文 檔 ；u VHDL描 述 與 工 藝 無(wú) 關(guān) 有 較 長(zhǎng) 的 生 命 期 ；（ 與 工 藝 有 關(guān) 的 參 數(shù) ， 可 通 過(guò) VHDL的 Attribute加 進(jìn) 去 ） u 因 為 是 標(biāo) 準(zhǔn) 有 通 用 性 。 2008.5 6 VHDL的 設(shè) 計(jì) 環(huán) 境 分 析 器 設(shè) 計(jì) 庫(kù)管 理 程 序 設(shè) 計(jì) 庫(kù) 模 擬 器 綜 合 器 . . 布 圖 器 VHDL 源 文 件 內(nèi) 部 數(shù)據(jù) 結(jié) 構(gòu) 2008.5 7 HDL的 3 方 面 特 性 行 為 結(jié) 構(gòu) 物 理 2008.5 8 VHDL行 為 描

6、 述 和 結(jié) 構(gòu) 描 述u 以 2選 1多 路 器 為 例實(shí) 體 聲 明 （ 下 ） 對(duì) 應(yīng) 于 框 圖 （ 左 ）entity mux is begin port( in2, in2, sel : in bit ; out1: out bit ); generic( delay := 5ns );end; in1 in2 out1 sel 2008.5 9 VHDL行 為 描 述architecture muxbh of mux isbegin if sel = 1 then out1 = in1 after delay else out1 = in2 after delay; end; i

7、n1 in2 out1 sel 2008.5 10 VHDL結(jié) 構(gòu) 描 述 之 一 in1 in2 out1 sel s1 s2 sb U1 U2 U3 U0 architecture mux1 of mux is beginNOT: sb = U0 ( sel )AND2: s1 = U1( sel, in1 );AND2: s2 = U2 ( sb, in2 );OR2: out1 = U3 ( s1, s2 ） ； end;示 意 ， 沒(méi) 有 遵守 VHDL語(yǔ) 法 2008.5 11 VHDL結(jié) 構(gòu) 描 述 之 二 in1 in2 out1 sel s1 s2sb U1 U0 U2 U3

8、 architecture mux2 of mux is beginNOT: sb = U0 ( sel )NAND2: s1 = U1( sel, in1 );NAND2: s2 = U2 ( sb, in2 );NAND2: out1 = U3 ( s1, s2 ); end;示 意 ， 沒(méi) 有 遵守 VHDL語(yǔ) 法 2008.5 12 VHDL的 基 本 概 念 和 主 要 特 點(diǎn) u VHDL基 本 單 元 : (4種 聲 明 ) 程 序 包 （ package ） ， 屬 任 選項(xiàng) 。 實(shí) 體 （ entity） ， 是 必 選 項(xiàng) 。 結(jié) 構(gòu) 體 （ architecture） ，

9、 是 必選 項(xiàng) 。 配 置 （ configuration ） ， 屬 任選 項(xiàng) 。 程 序 包 實(shí) 體 結(jié) 構(gòu) 體 進(jìn) 程 配 置 VHDL 設(shè) 計(jì) 單 元 的 相 互 關(guān) 系 示 意 圖 2008.5 13 程 序 包u 程 序 包 分 2部 分 ：l package declarationl package bodyu 用 法 ： use 程 序 包 的 內(nèi) 容 ： 數(shù) 據(jù) 類 型 定 義 函 數(shù) 過(guò) 程 LibraryPackage某 特 定 元 件 名或 關(guān) 鍵 詞 all 2008.5 14 編 譯 單 元 和 設(shè) 計(jì) 庫(kù)u 設(shè) 計(jì) 庫(kù) ： 存 放 各 編 譯 單 元的 地 方 。

10、 例 ：u STD庫(kù) ：l STANDARD包 ；l TEXTIO包 ；l .u WORK庫(kù) ： 當(dāng) 前 的 編 譯 單元 所 在 的 庫(kù) 。 u 其 它 庫(kù)u 編 譯 單 元 共 計(jì) 5種 ：l 實(shí) 體 ， 結(jié) 構(gòu) 體 ；l 包 ， 包 體 ；l 配 置 單 元 ；u 編 譯 單 元 均 可 單 獨(dú) 作 為一 個(gè) 文 件 ， 也 可 放 在 一起 。 2008.5 15 程 序 包 （ 續(xù) ）u 將 程 序 包 的 聲 明 部 分 和 包 體 部 分 分 開(kāi) ， 可 以 實(shí) 現(xiàn) 內(nèi) 部 保 密的 目 的 ；u 程 序 包 可 用 來(lái) 定 義 多 種 數(shù) 據(jù) 類 型 以 及 對(duì) 這 些 數(shù) 據(jù)

11、 類 型 的 運(yùn)算 。u 數(shù) 據(jù) 抽 象 化 ：如 果 程 序 包 提 供 了 對(duì) 某 數(shù) 據(jù) 類 型 的 所 有 運(yùn) 算 ， 就 可 看 作 把類 型 的 實(shí) 際 定 義 從 設(shè) 計(jì) 中 提 取 了 出 來(lái) ， 也 就 是 說(shuō) 使 用 這 種數(shù) 據(jù) 類 型 的 用 戶 不 必 了 解 這 種 類 型 的 對(duì) 象 是 如 何 構(gòu) 造 的 ，而 只 需 了 解 這 種 數(shù) 據(jù) 類 型 支 持 哪 些 運(yùn) 算 即 可 。 2008.5 16 程 序 包 （ 續(xù) ）u 常 用 的 程 序 包 :l IEEE.std_logic_1164 - std_logic 數(shù) 據(jù) 類 型 及 有 關(guān) 函 數(shù)l

12、IEEE.std_logic_arith - 算 術(shù) 運(yùn) 算 函 數(shù)l IEEE.std_logic_signed - 帶 符 號(hào) 的 算 術(shù) 運(yùn) 算 函 數(shù)l IEEE.std_logic_unsigned - 不 帶 符 號(hào) 的 算 術(shù) 運(yùn) 算 函 數(shù) 2008.5 17 如 何 使 程 序 包 成 為 可 見(jiàn)u library ; - 打 開(kāi) 一 個(gè) 庫(kù)u use .all; - 打 開(kāi) 一 個(gè) 程 序 包 也 可 用 某 個(gè) 特 定 的 元 件 名 代 替 alll 可 以 是 IEEE 或 ALTERA 或 ;l 在 Quartus II中 , 實(shí) 際 上 是 其 中 一 個(gè) 子 目

13、 錄 名 。 LibraryPackage某 特 定 元 件 名或 關(guān) 鍵 詞 all 2008.5 18 用 戶 自 定 義 程 序 包u 用 戶 自 定 義 程 序 包 必 須 和 自 己 的 設(shè) 計(jì) 在 同 一 目 錄 下 。u 使 用 自 定 義 程 序 包 的 方 法 : library work; - 此 語(yǔ) 句 可 以 省 略 ， 因 為 WORK庫(kù) 永 遠(yuǎn) 可 見(jiàn) （ VHDL的 默 認(rèn) 規(guī) 則 ） 。 use work.all; 2008.5 19 實(shí) 體 和 結(jié) 構(gòu) 體u 實(shí) 體 聲 明 ： 描 述 電 路的 接 口 信 息 ， 簡(jiǎn) 稱 實(shí)體 ， 保 留 字 entity。

14、u 結(jié) 構(gòu) 體 ： 描 述 電 路 的行 為 或 結(jié) 構(gòu) ， 保 留 字architecture。 器 件 A和 它 的 VHDL電 路 模 型 器 件 A 電 路 模 型 實(shí) 體 結(jié) 構(gòu) 體 2008.5 20 實(shí) 體 和 結(jié) 構(gòu) 體 的 對(duì) 應(yīng) 關(guān) 系 實(shí) 體 和 結(jié) 構(gòu) 體 的 對(duì) 應(yīng) 關(guān) 系 結(jié) 構(gòu) 體 1 結(jié) 構(gòu) 體 2 結(jié) 構(gòu) 體 i 結(jié) 構(gòu) 體 n 實(shí) 體 . . 2008.5 21 實(shí) 體 聲 明 的 語(yǔ) 法 形 式- 提 供 公 共 信 息entity isport(); generic(); 外 部 可 見(jiàn)begin; 外 部 不 可 見(jiàn)end ; 2008.5 22 實(shí)

15、體 聲 明u 公 共 信 息 中 的 可 見(jiàn) 部 分 ：l 端 口 名 稱l 端 口 信 息 端 口 模 式 ： in, out, inout, buffer 信 號(hào) 取 值 類 型 ： 二 值 邏 輯 、 多 值 邏 輯 、 整 數(shù) 、 實(shí) 數(shù) 、 記 錄 、 數(shù) 組 l 類 屬 信 息u 公 共 信 息 中 外 部 不 可 見(jiàn) 部 分 ： - 實(shí) 體 語(yǔ) 句 部 分 是 可 選 項(xiàng) ， 包 括 ： l 類 型 聲 明 ；l 斷 言 語(yǔ) 句 （ 用 于 約 束 條 件 的 判 斷 ， 典 型 例 子 是 觸 發(fā) 器 的 建 立時(shí) 間 和 保 持 時(shí) 間 ） 等 。 2008.5 23 端 口

16、 模 式u端 口 模 式 ： in, out, inout, bufferl 連 接 到 in端 口 的 信 號(hào) ， 只 能 出 現(xiàn) 在 賦 值 符 號(hào) 的 右 邊 ；l 連 接 到 out端 口 的 信 號(hào) ， 只 能 出 現(xiàn) 在 賦 值 符 號(hào) 的 左 邊 ； Element1 Element2 端 口 模 式 in 端 口 模 式 out 2008.5 24 端 口 模 式 （ 續(xù) ） - inout 與 buffer 的 區(qū) 別u端 口 模 式 ： in, out, inout, bufferl 連 接 到 inout端 口 的 信 號(hào) ， 可 以 出 現(xiàn) 在 賦 值 符 號(hào) 的 左

17、邊或 右 邊 ； (用 途 ： 和 雙 向 總 線 相 連 )l 連 接 到 buffer端 口 的 信 號(hào) ， 可 以 出 現(xiàn) 在 賦 值 符 號(hào) 的 左 邊或 右 邊 。 (和 out類 似 ， 但 可 出 現(xiàn) 在 賦 值 符 號(hào) 的 右 邊 ) Element1 Element2 端 口 模 式 buffer 端 口 模 式 inout 2008.5 25 結(jié) 構(gòu) 體 （ Architecture） 的 語(yǔ) 法 形 式architecture of is begin end architecture ; 并 行 語(yǔ) 句 A 并 行 語(yǔ) 句 B 并 行 語(yǔ) 句 C 結(jié) 構(gòu) 體 結(jié) 構(gòu) 體

18、中 語(yǔ) 句 的 并 行 性 . 2008.5 26 并 行 與 串 行 . 2008.5 27 并 行 語(yǔ) 句u 進(jìn) 程 （ process） 語(yǔ) 句 ；l 進(jìn) 程 和 進(jìn) 程 之 間 并 行 執(zhí) 行 。l 進(jìn) 程 內(nèi) 部 的 語(yǔ) 句 順 序 執(zhí) 行 。l 簡(jiǎn) 單 的 進(jìn) 程 語(yǔ) 句 可 以 簡(jiǎn) 化 為 并 行 信 號(hào) 賦 值 語(yǔ) 句 。例 子 見(jiàn) 下 頁(yè)u 并 行 信 號(hào) 賦 值 語(yǔ) 句 ；u 塊 （ block） 語(yǔ) 句 ；u 斷 言 （ assert） 語(yǔ) 句 ； u 過(guò) 程 調(diào) 用 語(yǔ) 句 ；u 生 成 （ generate） 語(yǔ) 句 ；u 元 件 例 化 語(yǔ) 句 ； 見(jiàn) 后 2008

19、.5 28 u 進(jìn) 程 是 一 個(gè) 無(wú) 限 循 環(huán) ；u 進(jìn) 程 中 的 語(yǔ) 句 順 序 執(zhí) 行 ；u 進(jìn) 程 中 允 許 有 多 個(gè) wait語(yǔ)句 ；u 遇 到 wait語(yǔ) 句 進(jìn) 程 即 被 掛起 ， 直 到 條 件 滿 足 ， 進(jìn) 程被 激 活 ， 接 著 向 下 執(zhí) 行 ；u 進(jìn) 程 間 通 過(guò) 信 號(hào) 而 相 互 激勵(lì) /通 信 ；u 注 意 延 遲 時(shí) 間 的 處 理進(jìn) 程 內(nèi) 部 執(zhí) 行 過(guò) 程 p1: process begin wait on s1; wait on s2; wait on s1; end process p1; 無(wú) 限 循 環(huán) 2008.5 29 結(jié) 構(gòu) 體

20、 （ Architecture） 中 的 進(jìn) 程（ 進(jìn) 程 之 間 并 行 執(zhí) 行 ）entity subtracter isport ( in1, in2, in3 : in integer; out1, out2 : out integer );end subtrcter; architecture simplest of subtracter is begin process( in1, in2 ) - 進(jìn) 程 語(yǔ) 句 之 一 begin out1 = in2 - in1 after 5 ns; end process; process( in2, in3 ) - 進(jìn) 程 語(yǔ) 句 之 二

21、 begin out2 = in2 + in3 after 4 ns; end process; end simplest;進(jìn) 程 之 間 并 行 執(zhí) 行進(jìn) 程 內(nèi) 部 順 序 執(zhí) 行簡(jiǎn) 單 的 進(jìn) 程 語(yǔ) 句 可 以 簡(jiǎn) 化 為 并 行 信 號(hào) 賦 值 語(yǔ) 句 。 2008.5 30 簡(jiǎn) 單 進(jìn) 程 化 簡(jiǎn) 為 單 個(gè) 并 行 語(yǔ) 句u 進(jìn) 程 語(yǔ) 句 若 滿 足 以 下 2個(gè) 特 點(diǎn) ： 進(jìn) 程 語(yǔ) 句 中 只 有 一 個(gè) 信 號(hào) 賦 值 語(yǔ) 句 。 該 賦 值 語(yǔ) 句 右 邊 的 所 有 信 號(hào) 都 是 敏 感 信 號(hào) 。 則 可 以 簡(jiǎn) 化 為 并 行 信 號(hào) 賦 值 語(yǔ) 句 arch

22、itecture simplest of subtracter isbeginout1 = in2 - in1 after 5 ns; - - 并 行 信 號(hào) 賦 值 語(yǔ) 句 之 一out2 = in2 + in3 after 4 ns; - - 并 行 信 號(hào) 賦 值 語(yǔ) 句 之 二end simplest; 2008.5 31 block 語(yǔ) 句u block語(yǔ) 句 可 以 出 現(xiàn) 在 architecture中 ， 相 當(dāng) 于 一 個(gè) 語(yǔ) 法 括號(hào) 。 例 ： u 加 上 這 個(gè) 語(yǔ) 法 括 號(hào) 與 否 不 影 響 語(yǔ) 義u 加 上 這 個(gè) 語(yǔ) 法 括 號(hào) 有 助 于 概 念 清 晰 ，

23、 增 加 可 讀 性 。L1： blockbeginsignal_1 = 0 after 10ns;.end block; 這 里 的 語(yǔ) 句是 并 行 的 2008.5 32 block語(yǔ) 句 （ 續(xù) ）ublock中 的 聲 明 部 分 （ 選 項(xiàng) ） ：在 保 留 字 block和 begin之 間 可 以 寫(xiě) 入 聲 明 語(yǔ) 句l信 號(hào) 聲 明 ，l變 量 聲 明 ，l類 屬 聲 明l端 口 聲 明 .,u其 可 見(jiàn) 范 圍 限 于 該 block之 內(nèi) 。 2008.5 33 block語(yǔ) 句 （ 續(xù) ）u block的 相 互 嵌 套l 注 意 這 種 情 況 下 的 可 見(jiàn) 范

24、圍u 被 保 護(hù) 的 塊l 被 保 護(hù) 的 塊 含 保 護(hù) 表 達(dá) 式 ；l 保 護(hù) 表 達(dá) 式 跟 在 關(guān) 鍵 字 BLOCK之 后 ；l 保 護(hù) 表 達(dá) 式 是 布 爾 表 達(dá) 式 ： 當(dāng) 布 爾 表 達(dá) 式 值 為 True時(shí) ， 塊 中 包 括 的 驅(qū) 動(dòng) 源 起 作 用 ；當(dāng) 布 爾 表 達(dá) 式 值 為 False時(shí) ， 所 有 驅(qū) 動(dòng) 源 失 去 作 用 。u 例 子 見(jiàn) 文 件 vhdl_2.ppt 2008.5 34 順 序 執(zhí) 行 語(yǔ) 句u 順 序 語(yǔ) 句 只 出 現(xiàn) 在 進(jìn) 程 和 子 程 序 (過(guò) 程 和 函 數(shù) )中 ； 包 括 ：l wait語(yǔ) 句 ；l 順 序 賦

25、值 語(yǔ) 句 ： 信 號(hào) 賦 值 符 號(hào) ： “ = ” ；變 量 賦 值 符 號(hào) ： “ = ” ;l 順 序 控 制 語(yǔ) 句 ： 條 件 控 制 ： if, case； 循 環(huán) 控 制 ： loop, for loop, while loop, next, exit； l 斷 言 語(yǔ) 句 ： assert, report；l 過(guò) 程 調(diào) 用 ： 過(guò) 程 名 (實(shí) 際 參 數(shù) )；l 返 回 語(yǔ) 句 ： return；l 空 語(yǔ) 句 ： null； 2008.5 35 Wait語(yǔ) 句u Wait : - 休 眠 ， 直 到 永 遠(yuǎn) ；u Wait on : - 休 眠 ， 直 到 敏 感 信

26、號(hào) 有 事 件 發(fā) 生 ；u Wait for : - 休 眠 一 段 時(shí) 間 ；u Wait until : - 休 眠 ， 直 到 條 件 為 真 ；Wait on語(yǔ) 句 的 簡(jiǎn) 化 形 式 ：processbegin Output = A or B; wait on A, B; end process; Process（ A, B）begin Output = A or B;end process; 位 置 在 end 之 前 2008.5 36 順 序 語(yǔ) 句 與 并 行 語(yǔ) 句- 語(yǔ) 法 及 應(yīng) 用 - u 順 序 執(zhí) 行 的 語(yǔ) 句 - process中 只 能 放 順 序 語(yǔ) 句

27、 ；u 并 行 執(zhí) 行 的 語(yǔ) 句 - architecture中 只 能 放 并 行 語(yǔ) 句 ；u 某 些 語(yǔ) 句 既 可 當(dāng) 作 并 行 語(yǔ) 句 ， 也 可 當(dāng) 作 順 序 語(yǔ) 句 ， 例 如 簡(jiǎn) 單 的 信 號(hào) 賦 值 語(yǔ) 句 ； 斷 言 語(yǔ) 句 ； . 2008.5 37 順 序 語(yǔ) 句 - - 順 序 語(yǔ) 句 只 能 出 現(xiàn) 在 process中 2008.5 38 (1) 順 序 信 號(hào) 賦 值 語(yǔ) 句u 信 號(hào) 名 =transport | inertial 波 形 ， 波 形 ；u 波 形 := 值 表 達(dá) 式 after 時(shí) 間 表 達(dá) 式 ； B = transport A

28、+C;B = transport A after 5 ns;Clock = 0, 1 after 1 ns, 0 after 2 ns, 1 after 3 ns, 0 after 4 ns, 1 after 5 ns;B = A+C;B = A after 5 ns; Clock = transport 0, 1 after 1 ns, 0 after 2 ns, 1 after 3 ns, 0 after 4 ns, 1 after 5 ns;例 ： 2008.5 39 信 號(hào) 賦 值 的 特 點(diǎn)u 信 號(hào) 賦 值 一 定 經(jīng) 過(guò) 延 時(shí) ； u 信 號(hào) 賦 值 語(yǔ) 句 中 如 果 缺 少

29、 延 時(shí) 指 定 ， 則 默 認(rèn) 延 遲 時(shí) 間 為 0； VHDL模 擬 器 則 將 其 按 對(duì) 待 。u 延 時(shí) 特 性 ： 如 果 缺 少 指 定 ， 則 默 認(rèn) 為 慣 性 延 遲 ； l 慣 性 延 遲 ： inertiall 傳 輸 延 遲 ： transport B = A;A = B; B = A after 0 fs;A = B after 0 fs; 2008.5 40 信 號(hào) 特 點(diǎn) 與 屬 性u(píng)信 號(hào) 只 能 在 進(jìn) 程 外 部 定 義 ， 不 能 在 進(jìn) 程 內(nèi) 部或 子 程 序 內(nèi) 部 定 義 。u實(shí) 體 中 聲 明 端 口 信 號(hào) 。u信 號(hào) 可 以 有 預(yù) 定

30、義 屬 性 ：l信 號(hào) 自 身 的 屬 性 ： Delayed, Stable(t) l關(guān) 于 事 件 的 屬 性 ： Eventl關(guān) 于 事 項(xiàng) 處 理 的 屬 性 ： Active 2008.5 41 (2) 變 量 賦 值 語(yǔ) 句 - 立 即 賦 值A(chǔ)rchitecture A of E is signal S: Bit := 0; signal Out1: Bit ; process(S)begin S = not S after 500 ps;end process; process variable v: Integer := 1;begin wait on S; v := v +

31、1; if v = 10 then Out1 語(yǔ) 句 ; when 值 |值 = 語(yǔ) 句 ; when 離 散 范 圍 = 語(yǔ) 句 ; when others = 語(yǔ) 句 ;end case; 2008.5 45 CASE 語(yǔ) 句 signal C: Integer range 1 to 20; signal Out1: (0 , 1 , 2 , 3 );process ( C ) case C is when 1 = Out1 Out1 Out1 Out1 = 3 ； - 9, 16 to 20 end case;end process 關(guān) 注 Others的 用 途 ！ 2008.5 46

32、 case 語(yǔ) 句 與 if 語(yǔ) 句 的 比 較u if 語(yǔ) 句 各 分 支 的 執(zhí) 行 順 序 有優(yōu) 先 級(jí) 之 分 ；u case語(yǔ) 句 各 分 支 的 執(zhí) 行 順 序無(wú) 優(yōu) 先 級(jí) 之 分 ， 并 行 執(zhí) 行 ；u 綜 合 工 具 必 須 考 慮 此 特 點(diǎn) u if 語(yǔ) 句 中 最 后 一 個(gè) 分 支 else case語(yǔ) 句 中 最 后 一 個(gè) 分 支 when others 如 果 缺 省 ， 對(duì) 綜 合 工 具 產(chǎn) 生 什 么影 響 ？ 2008.5 47 (4) 循 環(huán) 控 制 - loopu 無(wú) 條 件 loop 語(yǔ) 句 : 標(biāo) 號(hào) ： loop end loop 標(biāo) 號(hào) ；

33、ufor loop 語(yǔ) 句 : 標(biāo) 號(hào) ： for 循 環(huán) 變 量 in 離 散 范 圍 loop end loop 標(biāo) 號(hào) ；u while loop 語(yǔ) 句 : 標(biāo) 號(hào) ： while 條 件 表 達(dá) 式 loop end loop 標(biāo) 號(hào) ； 2008.5 48 循 環(huán) 控 制 語(yǔ) 句unext語(yǔ) 句 : next 標(biāo) 號(hào) when 條 件 ；u 跳 過(guò) 下 面 的 語(yǔ) 句 執(zhí) 行 指定 標(biāo) 號(hào) 的 下 一 個(gè) 循 環(huán)u 若 不 指 定 標(biāo) 號(hào) ， 指 當(dāng) 前的 循 環(huán) 。u 若 有 條 件 ， 則 在 不 滿 足條 件 的 情 況 下 該 語(yǔ) 句 無(wú)效 。 uexit語(yǔ) 句 : exi

34、t 標(biāo) 號(hào) ；u 退 出 指 定 標(biāo) 號(hào) 的 循 環(huán)u 若 不 指 定 標(biāo) 號(hào) ， 指 當(dāng) 前的 循 環(huán) 。 2008.5 49 loop1: for A in 10 downto 1 loop loop2: while B = (A*A) loop B := B-A; end loop loop2; end loop loop1;loop1: for A in 10 downto 1 loop loop2: loop B := B - A; next loop1 when B null; when others = x := x mod 2;end case; 2008.5 53 并 行 語(yǔ)

35、 句 - - 并 行 語(yǔ) 句 只 能 出 現(xiàn) 在 architecture中 ， 不 可 放 在 Process 中 ！ 2008.5 54 (1) 并 行 信 號(hào) 賦 值 語(yǔ) 句(1) 并 行 信 號(hào) 賦 值 語(yǔ) 句 ：l簡(jiǎn) 單 并 行 信 號(hào) 賦 值 語(yǔ) 句 ；l條 件 并 行 信 號(hào) 賦 值 語(yǔ) 句 ；l選 擇 并 行 信 號(hào) 賦 值 語(yǔ) 句 ； 2008.5 55 (a)簡(jiǎn) 單 并 行 信 號(hào) 賦 值 語(yǔ) 句u 信 號(hào) = 選 擇 項(xiàng) 波 形 ， 波 形 ；u 選 擇 項(xiàng) :=transport | inertial | guardedu 等 價(jià) 于 :process (敏 感 信 號(hào)

36、 表 )begin 信 號(hào) = 選 擇 項(xiàng) 波 形 ， 波 形 ；end process;舉 例 ： Clock = transport 0, 1 after 1 ns, 0 after 2 ns, 1 after 3 ns, 0 after 4 ns, 1 after 5 ns; 2008.5 56 (b) 條 件 并 行 信 號(hào) 賦 值 語(yǔ) 句并 行 語(yǔ) 句 順 序 語(yǔ) 句信 號(hào) =選 擇 項(xiàng) 波 形 1 when 條 件 1 else : : 波 形 n -1 when 條 件 n -1 else 波 形 n; process (敏 感 信 號(hào) 表 )begin if 條 件 1 the

37、n 信 號(hào) = 選 擇 項(xiàng) 波 形 1; : elsif 條 件 n -1 then 信 號(hào) = 選 擇 項(xiàng) 波 形 n -1; else 信 號(hào) = 選 擇 項(xiàng) 波 形 n; end if;end process; 2008.5 57 u例 ： y = transport 1 after Delay when A= 1 and B = 1 else 0 after Delay ;u等 價(jià) 于 process (A, B) begin if A= 1 and B= 1 then y = transport 1 after Delay; else y 信 號(hào) 信 號(hào) = 選 擇 項(xiàng) 波 形 n;

38、 end case;end process;并 行 語(yǔ) 句 順 序 語(yǔ) 句with 表 達(dá) 式 select 信 號(hào) = 選 擇 項(xiàng) 波 形 1 when 分 支 1,: 波 形 n when 分 支 n； 2008.5 59 with Sel select Dout Dout Dout Dout Dout 0 and I 7 generate And_I: And2 port map (S(I-1), Dout(I), S(I); TFF_I: TFF port map (CLK, S(I-1), Dout(I); end generate; end generate; 2008.5 66

39、結(jié) 構(gòu) 體 （ Architecture） 的 用 途u 用 于 定 義 該 設(shè) 計(jì) 單 元 的 內(nèi) 部 特 性 ， 有 以 下 3種 描 述 方 式l 結(jié) 構(gòu) 描 述 ： 描 述 該 設(shè) 計(jì) 單 元 的 硬 件 結(jié) 構(gòu) ， 即 該 硬 件 是 如 何 構(gòu) 成 的 。主 要 使 用 元 件 例 化 語(yǔ) 句 及 配 置 指 定 語(yǔ) 句 描 述 元 件 的 類 型 及 元 件 的互 連 關(guān) 系 ；l 行 為 描 述 ： 描 述 該 設(shè) 計(jì) 單 元 的 功 能 ， 即 該 單 元 能 做 些 什 么 。 主 要使 用 函 數(shù) 、 過(guò) 程 和 進(jìn) 程 語(yǔ) 句 ， 以 算 法 形 式 描 述 數(shù) 據(jù) 的

40、 變 換 和 傳 送 ；l 數(shù) 據(jù) 流 方 式 ： 以 類 似 于 寄 存 器 傳 輸 級(jí) 的 方 式 描 述 數(shù) 據(jù) 的 傳 輸 和 變換 。 主 要 使 用 并 行 的 信 號(hào) 賦 值 語(yǔ) 句 ， 既 顯 式 表 示 了 該 設(shè) 計(jì) 單 元 的行 為 ， 也 隱 式 表 示 了 該 設(shè) 計(jì) 單 元 的 結(jié) 構(gòu) ；u 結(jié) 構(gòu) 體 中 的 語(yǔ) 句 都 是 并 行 語(yǔ) 句 （ 包 括 進(jìn) 程 ） 。 2008.5 67 行 為 描 述 與 結(jié) 構(gòu) 描 述 - 舉 例 (a, b, c為 中 間 節(jié) 點(diǎn) ) c_in x y sum c_out U2 U1 U3 b a 半 加 器 c s c O

41、R2 半 加 器 c s - - 1位 全 加 器 - - 2008.5 68 結(jié) 構(gòu) 描 述u 元 件 聲 明 （ component declaration ）u 元 件 例 化 （ component instantiation） :高 層 次 設(shè) 計(jì) 描 述 中 把 低 層 次 描 述 當(dāng) 作 子 元 件 調(diào) 用u 配 置 指 定 （ configuration spefication ）u 配 置 聲 明 （ configuration declaration） 2008.5 69 元 件 例 化 與 配 置 元 件 例 化 語(yǔ) 句 配 置 指 定 語(yǔ) 句 例 化 元 件 模 板 元

42、 件 設(shè) 計(jì) 實(shí) 體 - 結(jié) 構(gòu) 體 配 置 指 定 語(yǔ) 句 示 意 圖 直 接 例 化 語(yǔ) 句 例 化 元 件 設(shè) 計(jì) 實(shí) 體 - 結(jié) 構(gòu) 體 直 接 例 化 語(yǔ) 句 示 意 圖 (VHDL_93)component 2008.5 70 為 什 么 要 引 入 component？u 元 件 （ component） 可 以 看 作 是 1個(gè) 插 座 ， 定 義 了 1個(gè) 虛 擬的 設(shè) 計(jì) 實(shí) 體 ， 通 過(guò) 元 件 例 化 語(yǔ) 句 把 元 件 例 化 于 結(jié) 構(gòu) 體 中 。u 通 過(guò) 配 置 聲 明 或 配 置 指 定 語(yǔ) 句 ， 把 元 件 和 實(shí) 體 （ 以 及 結(jié) 構(gòu)體 ） 連 接

43、起 來(lái) 。 可 看 作 通 過(guò) 配 置 把 電 路 插 入 插 座 。 2008.5 71 元 件 例 化 舉 例 entity Inverter is port (I1: in bit ; O1: out bit ); end inverter;Architechture Inverter_body of Inverter is begin O1 I1, Out1 = O1);begin U1: Inv port map ( S, S_bar ); -元 件 例 化end ; 位 置 關(guān) 聯(lián) ， 這 是 實(shí) 際 信 號(hào)顯 式 關(guān) 聯(lián) 指 定 2008.5 73 基 本 元 件 庫(kù) 和 宏 單

44、 元 庫(kù) - 元 件 例 化 u 芯 片 制 造 商 一 般 都 提 供 基 本 元 件 庫(kù) 和 宏 單 元 庫(kù) 。u 這 些 庫(kù) 有 利 于 提 高 芯 片 制 造 的 質(zhì) 量 和 效 率 。 u Altera 公 司 也 提 供 基 本 元 件 庫(kù) 和 宏 單 元 庫(kù) 。l Altera 公 司 宏 單 元 庫(kù) 的 所 有 的 端 口 （ ports） 都 只 使 用 STD_LOGIC 類 型 或 STD_LOGIC_VECTOR類 型 。u 從 Quartus2中 查 閱 庫(kù) 及 程 序 包 的 方 法 （ 見(jiàn) 下 頁(yè) ） 2008.5 74 從 Quartus2 中 查 閱 庫(kù) 及

45、程 序 包u . Quartus2 Libraries VHDL IEEE std_1164.vhd math_real.vhd numeric_std.vhd Std standard.vhd textio_VHDL87.vhd textio_VHDL93.vhd Altera 2008.5 75 設(shè) 計(jì) 分 解 舉 例4位 計(jì) 數(shù) 器 ： qb q clk D qb q clk D qb q clk D qb q clk D4 3 2 1 cout_4 cout_3 cout_2 cout_2 cin_4 cin_3 cin_2 cin_1 clk 2008.5 76 設(shè) 計(jì) 分 解 舉

46、例 （ 續(xù) ）u 1位 計(jì) 數(shù) 器 ：entity counter_element isport ( c_in, clock: in bit; c_out, b_out : out bit );end counter_element; dff_out qb q clk D clock c_in c_out b_out exor_out 2008.5 77 設(shè) 計(jì) 分 解 舉 例 （ 續(xù) ）u 1位 計(jì) 數(shù) 器 的 Architecture：architecture data_flow of counter_element issignal dff_out : bit := 0;signal e

47、xor_out : bit := 0;beginL1: b_out = dff_out; - 并 行 賦 值 語(yǔ) 句L2: exor_out = dff_out xor cin; - 進(jìn) 程 的 簡(jiǎn) 略 形 式L3: c_out = dff_out and cin;L4: process ( clock) - 進(jìn) 程beginif clockevent and clock = 1 then dff_out = exor_out;end if;end process;end data_flow; dff_out qb q clk Dclock c_inc_out b_outexor_out 20

48、08.5 78 決 斷 信 號(hào) 和 決 斷 函 數(shù) type bit4 is ( X, 1, 0, Z ) type bit4_vector is array ( integer range ) of bit4; function wired_or ( input : bit4_vector ) return bit4; - 這 是 一 個(gè) 決 斷 函 數(shù) 的 聲 明 ； - 該 決 斷 函 數(shù) 的 內(nèi) 容 放 在 對(duì) 應(yīng) 的 package body 中 ； ctr_a ctr_b ctr_c . data_bus 3 態(tài) 門(mén) 輸 出 端 連 在 一 起 ， 形 成 總 線 2008.5 7

49、9 聲 明 一 個(gè) 決 斷 信 號(hào) signal data_bus wired_or bit4; 決 斷 函 數(shù) 返 回 類 型 決 斷 函 數(shù) 名 被 聲 明 為 決 斷 信 號(hào) 這 是 一 個(gè) 決 斷 信 號(hào) 聲 明 2008.5 80 總 線 應(yīng) 用 舉 例u 訪 問(wèn) 整 個(gè) 總 線 ： fred_bus = 11111111;u 訪 問(wèn) 整 個(gè) 總 線 中 的 某 一 位 (bit) : bus (3) = 1; u 訪 問(wèn) 整 個(gè) 總 線 中 的 一 段 （ slice） ： bus ( 3 downto 2 ) = 11;uVHDL 提 供 了 向 量 類 型 以 表 示 總 線

50、；u最 常 見(jiàn) 的 向 量 類 型 是 : bit_vector, std_logic_vector， 例 ：signal fred_bus : bit_vector (7 downto 0);signal barney_bus : std_logic_vector (3 downto 0);signal betty_bus : std_logic_vector (0 to 3);TO和 DOWNTO有 什 么 區(qū) 別 ？ 2008.5 81 VHDL中 的 對(duì) 象u VHDL中 的 對(duì) 象 是 存 放 值 的 容 器 ， 共 有 4類 ：l 信 號(hào) : SIGNAL clock: bit;l

51、 變 量 : VARIABLE sum: real;l 常 量 : 在 被 聲 明 的 時(shí) 候 被 賦 值 （ 僅 此 一 次 ） ； CONSTANT sum: integer;l 文 件 （ VHDL93） FILE input: Text IS IN STD_INPUT 2008.5 82 VHDL3種 對(duì) 象 的 比 較 對(duì) 象 名 關(guān) 鍵 字 意 義 值 信 號(hào) Signal 控 制 模 塊 或 進(jìn) 程 間 通 信 的 機(jī) 制 ， 定 義 兩 個(gè) 模 塊 或 進(jìn) 程 間 的 數(shù) 據(jù) 通 路 。 時(shí) 間 序 列 （ 波 形 ） ， 延 遲 賦 值 （ 延 時(shí) ） 變 量 Variabl

52、e 程 序 中 臨 時(shí) 使 用 的 對(duì) 象 。 可 變 的 單 值 ， 即 時(shí) 賦 值 （ 無(wú) 延 時(shí) ） 常 量 Constant 程 序 中 不 變 的 量 。 初 始 化 時(shí) 確 定 ， 運(yùn) 行 過(guò) 程 中 不 改 變 。 2008.5 83 信 號(hào) 與 變 量 的 比 較 -對(duì) 綜 合 的 影 響 - 2008.5 84 含 中 間 變 量 的 進(jìn) 程ENTITY var_ex IS PORT ( x , a, b : IN bit; z ： OUT bit);END var_ex; ARCHITECTURE example OF var_ex IS BEGIN PROCESS ( x

53、 , a , b ) VARIABLE tmp : bit ;BEGIN IF ( x = 1 ) THEN tmp := a AND b; z = tmp; ELSE z = 1; END IF; END PROCESS;END example; 變 量 tmp保 存 中 間 值變 量 tmp保 存 中 間 值 2008.5 85 (前 頁(yè) VHDL描 述 ） 對(duì) 應(yīng) 的 邏 輯 圖 ：變 量 tmp保 存 中 間 值 IF ( x = 1 ) THEN tmp := a AND b; z = tmp; ELSE z = 1; END IF;來(lái) 自 前 頁(yè) 的 描 述變 量 保 存 中 間

54、值 2008.5 86 基 本 元 件 之 間 通 過(guò) 信 號(hào) 實(shí) 現(xiàn) 連 接ENTITY sig_ex IS PORT ( a, b, c : IN bit; y : OUT bit );END sig_ex; ARCHITECTURE example OF sig_ex ISSIGNAL temp: bit; BEGIN temp = a xor b;y = temp and c;END example; 信 號(hào) temp用 于 實(shí) 現(xiàn)基 本 元 件 的 連 接 2008.5 87 (前 頁(yè) VHDL描 述 ） 對(duì) 應(yīng) 的 邏 輯 圖 ：ARCHITECTURE example OF si

55、g_ex ISSIGNAL temp: bit; BEGIN temp = a xor b;y = temp and c;END example;來(lái) 自 前 頁(yè) 的 描 述信 號(hào) temp用 于 實(shí) 現(xiàn)基 本 元 件 的 連 接 2008.5 88 信 號(hào) 用 于 連 接 多 個(gè) 進(jìn) 程ENTITY multiple IS PORT ( data_a, data_b, data_c, sel_x, sel_y : IN bit ; data_out : OUT bit );END multiple;ARCHITECTURE example OF multiple ISSIGNAL temp:

56、bit;BEGIN process_a: PROCESS (data_a, data_b, sel_x)BEGIN IF (sel_x = 0) THEN temp = data_a; ELSE temp = data_b; END IF; END PROCESS process_a; process_b: PROCESS (temp, data_c, sel_y)BEGIN IF (sel_y = 0) THEN data_out = temp; ELSE data_out q q q q = I3;END CASE;END PROCESS;END correct; ENTITY mux_b

57、ad IS PORT ( i0, i1, i2, i3, a, b : IN bit; q : OUT bit ) ;END mux_bad;ARCHITECTURE incorrect OF mux_bad IS SIGNAL muxval : INTEGER RANGE 0 TO 3;BEGINPROCESS ( i0, i1, i2, i3, a, b )BEGIN muxval =0;IF (a = 1) THENmuxval = muxval + 1;END IF;IF (b = 1) THENmuxval q q q q = I3;END CASE;END PROCESS;END

58、incorrect; 正 確 方 案 (VARIABLE) 不 正 確 方 案 (SIGNAL)變 量 muxval的新 值 已 經(jīng) 得 到信 號(hào) muxval 的新 值 還 未 得 到 2008.5 91 變 量 用 于 非 組 合 邏 輯 的 描 述思 考 ： 若 進(jìn) 程 的 某 一 次 執(zhí) 行 過(guò) 程 中 ， 內(nèi) 部 變 量 沒(méi) 有 被 賦 值 ， 它 的 取 值 應(yīng) 該 如 何 ？ENTITY unsynth IS PORT ( sela, selb : IN bit;dout : OUT bit );END unsynth;ARCHITECTURE example OF unsynt

59、h ISBEGINPROCESS (sela, selb)VARIABLE temp : bit ;BEGIN IF (sela = 1) THEN temp := 1;ELSIF (selb = 1) THEN temp := 0;END IF;dout = temp;END PROCESS;END example; 若 sela = 0且 selb = 0則 變 量 temp 保 持 原 值 不 變這 個(gè) VHDL描 述 ， 定 義了 一 個(gè) 鎖 存 器 ， 而 不 是一 個(gè) 組 合 邏 輯 電 路 2008.5 92 例 子 中 有 幾 個(gè) 寄 存 器 ?ENTITY reg1 ISPO

60、RT ( d, clk: in bit;q : out bit );END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a, b : bit;BEGINPROCESS (clk)BEGINIF clk = 1 THENa = d; b = a;q = b;END IF;END PROCESS;END reg1; ？ 2008.5 93 例 子 中 有 幾 個(gè) 寄 存 器 （ 續(xù) 前 ） ?architecture reg1 of reg1 issignal a, b : bit;beginprocess (clk)beginif clk = 1 thena

61、= d;b = a;q = b;end if;end process;end reg1;entity reg1 isport ( d, clk : in bit;q : out bit );end reg1;來(lái) 自 前 頁(yè) ： 2008.5 94 例 子 中 有 幾 個(gè) 寄 存 器 ?ENTITY reg1 ISPORT ( d , clk : in bit;q : out bit );END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a , b : bit;BEGINPROCESS (clk)BEGINIF clk = 1 THENa = d;b = a

62、; END IF;END PROCESS;q = b;END reg1; 信 號(hào) 賦 值 語(yǔ) 句 移 動(dòng) 了 位 置 信 號(hào) 賦 值 語(yǔ) 句 移 動(dòng) 了 位 置 ， 它已 經(jīng) 不 再 對(duì) clk的 邊 沿 敏 感 。 2008.5 95 例 子 中 有 幾 個(gè) 寄 存 器 ?ARCHITECTURE reg1 OF reg1 ISSIGNAL a , b : bit;BEGINPROCESS (clk)BEGINIF clk = 1 THENa = d;b = a;END IF;END PROCESS;q = b;END reg1; 信 號(hào) 賦 值 語(yǔ) 句 移 動(dòng) 了 位 置 ， 它已 經(jīng) 不

63、 再 對(duì) clk的 邊 沿 敏 感 。 來(lái) 自 前 頁(yè) 的 描 述 ： 2008.5 96 例 子 中 有 幾 個(gè) 寄 存 器 ?ENTITY reg1 ISPORT ( d , clk: in bit;q : out bit);END reg1;ARCHITECTURE reg1 OF reg1 ISSIGNAL a , b : bit;BEGINPROCESS (clk)BEGINIF clk = 1 THENb = a; a = d;END IF;END PROCESS;q = b;END reg1; 賦 值 語(yǔ) 句 的 順 序 改 變 了 ！ 2008.5 97 例 子 中 有 幾 個(gè)

64、 寄 存 器 （ 續(xù) 前 ） ?entity reg1 isport ( d , clk: in bit;q : out bit);end reg1; architecture reg1 of reg1 issignal a , b : bit;beginprocess (clk)beginif clk = 1 thenb = a;a = d;end if;end process;q = b;end reg1;來(lái) 自 前 頁(yè) ： 賦 值 語(yǔ) 句 的 順 序 改變 不 影 響 綜 合 結(jié) 果 2008.5 98 例 子 中 有 幾 個(gè) 寄 存 器 ?ENTITY reg1 ISPORT ( d

65、, clk : in bit;q : out bit );END reg1;ARCHITECTURE reg1 OF reg1 ISBEGINPROCESS (clk)VARIABLE a , b : bit;BEGINIF clk = 1 THENa := d;b := a; q = b;END IF;END PROCESS;END reg1; 把 信 號(hào) 改 變 為 變 量 2008.5 99 例 子 中 有 幾 個(gè) 寄 存 器 （ 續(xù) 前 ） ?PROCESS (clk)VARIABLE a , b : bit;BEGINIF clk = 1 THENa := d;b := a;q =

66、b;END IF;END PROCESS;來(lái) 自 前 頁(yè) 的 描 述u 變 量 賦 值 語(yǔ) 句 執(zhí) 行 之 后 立 即 更 新 （ 值 ）u 信 號(hào) 賦 值 語(yǔ) 句 要 在 全 部 活 躍 進(jìn) 程 執(zhí) 行完 畢 之 后 才 更 新 （ 值 ） ，u 本 例 中 的 信 號(hào) 賦 值 語(yǔ) 句 對(duì) 信 號(hào) 邊 沿 敏感 2008.5 100 u對(duì) 象 的 取 值 - 值 類 型 問(wèn) 題 ；u對(duì) 象 之 間 的 運(yùn) 算 ：l 預(yù) 定 義 運(yùn) 算 符 ；l 子 程 序 ： 實(shí) 際 是 運(yùn) 算 符 的 擴(kuò) 展函 數(shù) ；過(guò) 程 ；u信 號(hào) 賦 值 的 延 時(shí) 問(wèn) 題 :l 傳 輸 延 時(shí) ； l 慣 性 延 時(shí) ；和 對(duì) 象 有 關(guān) 的 其 它 問(wèn) 題詳 見(jiàn) p.122 132見(jiàn) 下 頁(yè) 詳 見(jiàn) p.120 121 2008.5 101 VHDL的 數(shù) 據(jù) 類 型u VHDL的 每 一 個(gè) 對(duì) 象 只 能 有 1種 類 型 ， 并 且 只 能 取 該 類 型 的 值 ；整 型 ； 實(shí) 型 ； 枚 舉 類 型 ；u 標(biāo) 準(zhǔn) 程 序 包 STANDARD中 有 一 些 預(yù) 定 義 的 數(shù) 據(jù) 類 型 ，