川大電子《數(shù)字電子技術(shù)》課件-ch

1,第二章 邏輯門電路,2-1,2-2分離元件門電路,2-3,2-5 MOS集成邏輯門,內(nèi)容概述,TTL邏輯門電路,常用半導(dǎo)體開關(guān),2,內(nèi)容概述,實(shí)現(xiàn)邏輯運(yùn)算的電路稱為邏輯門電路,將首先介紹二極管, 三極管及場效應(yīng)管的開關(guān)特性, 然后討論TTL門電路, MOS門電路的工作原理及性能.,2-1常用半導(dǎo)體開關(guān),3,2.1 二極管的開關(guān)特性,一、靜態(tài)特性,圖（a)中0VT后，iD隨VD近似線性增加。（區(qū)）,VT稱為閾值電壓，硅管 為0.70.8V,鍺管為0.3V。,rD為二極管的導(dǎo)通內(nèi)阻約數(shù)十歐,VD <0時(shí)，處于截止?fàn)顟B(tài)。,4,二、動(dòng)態(tài)特性,二極管在導(dǎo)同和截止兩種工作狀態(tài)之間的轉(zhuǎn)換過程的特性稱為二極管的動(dòng)態(tài)特性。,二極管需經(jīng)導(dǎo)通延遲時(shí)間td和上升時(shí)間tr才建立起穩(wěn)定的導(dǎo)通狀態(tài)；輸入電壓由高到低時(shí)二極管也需經(jīng)存儲(chǔ)時(shí)間ts和下降時(shí)間tf最終建立起穩(wěn)定的截止?fàn)顟B(tài)。,iD,5,Ton=td+tr 接通時(shí)間,Toff=ts+tf 斷開時(shí)間又稱反向恢復(fù)時(shí)間,iD,延遲時(shí)間td,上升時(shí)間tr,存儲(chǔ)時(shí)間ts,下降時(shí)間tf,(1),(2),(3),由于PN結(jié)的電荷存儲(chǔ)，在t3時(shí)刻二極管的 電壓不能突變，仍近似為零。,6,2.1.2 晶體三極管的開關(guān)特性,一、靜態(tài)開關(guān)特性,截止區(qū),晶體管處在飽和與截止兩種穩(wěn)定狀態(tài)下的特性稱為三極管的靜態(tài)特性,截止區(qū) ：VBE<0(或VBE<VTE=0.6V)且VBC<0, iB=-ICBO而ic近似為0，VCE近似為 EC，在輸出特性曲線上工作點(diǎn)位于A。,p.45,負(fù)載線,7,放大區(qū)：VBEVTE (硅管約0.6v，鍺管為0.2v）VBC<0 ic=ICBO+(ICBO+iB) iB.。,放大區(qū),8,截止區(qū),飽和區(qū),飽和區(qū)：外加輸入電壓使VBEVTE 且VBCVTC即兩個(gè)PN結(jié)都處于正向偏置。當(dāng)ib由零開始增加時(shí)，ic沿負(fù)載線AB向上移動(dòng)到達(dá)B點(diǎn)，集電極電流達(dá)到最大值ICS后，ic不再受iB空制，B點(diǎn)稱為臨界飽和點(diǎn)。,9,晶體管飽和后，集射極間電壓VCES很小，硅管不足0.3V，鍺管僅為0.1V，因VCESiBS=EC/RC 。 一般， iB NiBS=NEC/ RC (飽和電流，N=23),N稱為過飽和系數(shù),飽和電壓,10,三極管分區(qū)等效電路,飽和區(qū)晶體管等效為兩個(gè)電壓:VBES(0.7V), VCES (0.3V)。若略去這兩個(gè)極間飽和壓降為理想狀態(tài)等效為三個(gè)電極短路為一個(gè)節(jié)點(diǎn)。,截止區(qū)：VBE<0 (或VBE<VTE ), IB=-ICBO若略去此電流等效為三個(gè)電極斷開,11,放大區(qū)：VBEVTE且VBC<0,工作點(diǎn)位于（輸出特性）負(fù)載線的Q點(diǎn)，ic=iB與VCE無關(guān)。圖（c）中VTE為導(dǎo)通電壓（硅管約0.6v，鍺管為0.2v），rbe=rb+(1+)re rb為基區(qū)體電阻約10， re= T /IE ,T 26mv。有關(guān)放大區(qū)的詳細(xì)研究屬于模擬電路的內(nèi)容。,12,二、動(dòng)態(tài)開關(guān)特性,晶體管在飽和狀態(tài)和截止?fàn)顟B(tài)之間轉(zhuǎn)換時(shí)存在的過渡特性即所極管的動(dòng)態(tài)開關(guān)特性。,t1前VI=-V2,VBE<0,T截止iB= -ICBO, iCICBO故Vc=EC-RCICBOEC,t1時(shí)刻，VI到V1, 但 T并不能立刻導(dǎo)通，經(jīng)延遲時(shí)間td和上升時(shí)間tr后，才進(jìn)入飽和狀態(tài)。,過渡過程參看ppt 5,13,定義：ic增加到0.1ICS時(shí)的時(shí)間為td,定義：ic從0.1ICS增加到0.9ICS時(shí)的時(shí)間為tr,14,t2時(shí)刻, VI-V2但T不能立即回到截止?fàn)顟B(tài)，需經(jīng)存儲(chǔ)時(shí)間ts和下降時(shí)間tf后，才能回到截止?fàn)顟B(tài)。,過渡過程參看ppt 5,15,定義：ic從0.9ICS下降到0.1ICS時(shí)的時(shí)間為tf,定義：ic由ICS下降到0.9ICS時(shí)的時(shí)間為ts,開通時(shí)間tontdtr,關(guān)斷時(shí)間tofftstf,16,三、晶體三極管反相器,1 反相器的工作條件 假定當(dāng)V=ViL時(shí)，可以保證T截止，其等效電路如圖2.8(a)所示。其中VBEO為T截止時(shí)的基極電壓， IB=-ICBO0，則得,T截止時(shí)VBE00，得截止條件為,Eb為定值時(shí)，R或R2對(duì)T截止有利。,圖2.7,圖2.8,(截止),(飽和),（C為加速電容，C0為負(fù)載電容）,VO,ViL,ViH,Eq,17,當(dāng)VI=ViH時(shí)，假定T可靠飽和，其等效電路如圖2.8(b)所示,圖2.7,圖2.8,(飽和),(截止),Eq,a,18,臨界飽和基極電流:,反相器的飽和條件為:,引入飽和深度N后:,19,2 三極管反相器的負(fù)載特性,拉電流負(fù)載特性： T截止, 圖2.7(a), 在無限幅電路Eq和Dq時(shí)，輸出高電平將隨RL的變化而變化。接入限幅電路時(shí)，IRC=Iq+IL，VO=VOH=EC-IRCRCEq+VDq 輸出高電平被箝位于Eq+VDq。,圖2.7(a),Vo,Eq,20,當(dāng)V0下降，負(fù)載載電流變?yōu)镮RC=IL時(shí)Iq=0, 限幅電路失去箝位作用。定義VOH下降到0.9VOH時(shí)，所允許的負(fù)載電流為反相器的拉電流能力， 即 IL(EC-0.9(Eq+VDq)/RC,拉電流：流出反相器,(Iq=0, T臨界截止),拉電流大，允許負(fù)載電阻有較大的變化， 即電阻可從無窮大到某個(gè)較小值。,Eq,輸出電壓的范圍： (Eq+VDq) - 0.9(Eq+VDq),21,灌電流負(fù)載特性： T飽和, 電流經(jīng)負(fù)載電阻流入反相器，故稱為灌電流負(fù)載, 其集電極電流為ICS+IL, IL的引入等效于負(fù)載電阻減小，負(fù)載線變陡。在VIH一定時(shí)，則IB1為定值，IL增加將使T退出飽和，進(jìn)入放大區(qū)，輸出低電平上升而造成后級(jí)電路誤動(dòng)作。 IL應(yīng)滿足 （ICS+ILmax）/minIB1，考慮帶載時(shí)仍有一定飽和深度，則ILmax(minIB1/N1)-ICS。,22,Ea,Ra,IL應(yīng)滿足,(ICS+ILmax)/minIB1,負(fù)載線變陡,考慮帶載時(shí)仍有一定飽和深度，則 ILmax(minIB1/N1)-ICS,23,3 反相器的動(dòng)態(tài)特性,VO(0)=VCES0V,VO()=EC,VO(t1)=0.1E, VO(t2)=0.9E (E=Eq+Dq),由飽和到截至?xí)r,過渡過程：,（三要素： ）,RL,未考慮,RC,Eq,（由飽和到截止, 開始時(shí)二級(jí)管不導(dǎo)通）,24,tf=(35)rCESC0,（由飽和到截止時(shí)）,上升時(shí)間,下降時(shí)間,（由截止到飽和時(shí)）,RC,25,2.1.3 MOS場效應(yīng)管的開關(guān)特性,場效應(yīng)管可分成: 結(jié)型(J-FET) 金屬氧化物半導(dǎo)體 (MOS-FET),一、場效應(yīng)管的分區(qū)特性,截止區(qū)：VGS<VT,未飽和區(qū)：VGSVT且VDSVGS-VT,飽和區(qū),柵極（G） 漏極（D） 源極（S）,VDS(V),VDD,藍(lán)虛線移動(dòng)時(shí)，VDS及iD變化，但VGS及VT不變。,26,飽和區(qū)：VGS VT且VDS VGS-VT,擊穿區(qū)：VDSBVDS,飽和區(qū),VDD,(擊穿電壓),VDS(V),27,0 VGSVGS-VT),漏極電流方程：,(2.2),將VDS=VGS-VT代入得 (邊界),28,飽和區(qū)互導(dǎo)定義為:,(2.3),29,反相器的傳輸延遲時(shí)間tpd,反相器（晶體管或場效應(yīng)管）在計(jì)入分布電容和管子的開關(guān)惰性后，其輸入、輸出都不是理想的躍變信號(hào)，輸出波形總是滯后輸入波形，如圖2.11。,信號(hào)經(jīng)反相器后，輸出波形與輸入波形相位相反，輸入波形平均延遲了 tpd 。,2.11 反相器的平均延遲時(shí)間,b,30,22 分立元件門電路,2.2.1、二極管門電路,Fa=ABC Fb=A+B+C,圖212 二極管門電路,31,表21 二極管門電路電平真值表,表22 二極管門電路正負(fù)邏輯真值表,與,或,或,與,（電性能）,32,表22 二極管門電路正負(fù)邏輯真值表,與,或,或,與,Fa=ABC Fb=A+B+C (正邏輯）,2. Fa= A+B+C Fb= ABC (負(fù)邏輯）,33,2.2.2、電阻晶體管邏輯門（RTL）,圖2.13 RTL或/或非門,特點(diǎn)：輸出低電平為低內(nèi)阻，輸出高電平為高電阻。輸出高電平時(shí)，帶負(fù)載能力差，很快被DTL所代替。,符號(hào)表示有源下拉（飽和），無源上拉（截止）。,A或B之一為高電平，則T1或T2飽和F1為低電平，只有A、B均為低電平T1、T2均截止F1為高電平即,34,2.2.3 二極管晶體管邏輯門（DTL),二極管與門反相器,邏輯功能：,R2在T由飽和到截止時(shí)，給基區(qū)存儲(chǔ)電荷提供放電回路。,特點(diǎn)：電路設(shè)計(jì)使T飽和時(shí)（即A=B=C=5V時(shí)），DA、DB、DC均截止，因而不對(duì)前級(jí)電路造成負(fù)擔(dān)。,這種電路的tpd較長，大于25ns。,圖2.14 DTL與非門,35,23 TTL集成邏輯門電路,36,2.3.1、TTL與非門,一、簡單TTL與非門,多發(fā)射極管T1代替DA,DB,DC構(gòu)成與門是提高TTL門電路工作速度的關(guān)鍵措施。,37,當(dāng)ABC3.6V時(shí)，T1的發(fā)射極電壓高于集電極電壓，處于倒置工作狀態(tài)。T2因有足夠基極電流而飽和，VOL0.3V,38,當(dāng)A、B、C之一由高電平變?yōu)榈碗娖剿查g，仍有Vb20.7v，而T1飽和Ic1很大，此電流是T2的反向基極電流，很快拉走基區(qū)的存儲(chǔ)電荷，使T2迅速脫離飽和經(jīng)過放大區(qū)而迅速截止，從而大大縮短了傳輸延遲時(shí)間。,39,二、TTL與非門電路工作原理,T6網(wǎng)絡(luò)使T5輸出低電平時(shí)處于淺飽和，輸出低電平近似為0.4V。,圖2.16 TTL與非門,40,1. 當(dāng)A=B=C=3.6V時(shí)（高電平），T1、T2、T5因正偏而導(dǎo)通，Vb1為,Vb1 =Vbc1+Vbe2+Vbe5 =0.7+0.7+0.7=2.1(V),圖2.16 TTL與非門,工作原理分析,注意：這時(shí)T1反向?qū)?a,41,Vbes5=0.7v，Rb=300,RC=200，容易滿足ic6ib6故T6飽和。,圖2.17 TTL與非門的兩種工作狀態(tài),TTL分析,T6淺飽和，,注意：這時(shí)T1反向?qū)?42,由于T2管飽和，其集-射壓降 ，T2管的集電極電壓 則集電極電流： 又由于 故,43,T3管發(fā)射極電流， 故T3處于微導(dǎo)通狀態(tài)。Vb4=0.3V<VTE4, 故T4管處于截止?fàn)顟B(tài)。,(較小),44,2.輸入有一個(gè)或幾個(gè)為低電平,TTL分析,圖2.17 TTL與非門的兩種工作狀態(tài),(T1飽和，T2截止，T6截止, T5截止, T4導(dǎo)通, T3飽和),45,圖2-17（b）給出了C端輸入為0.4V，其他輸入端為高電位3.6V,46,因此，輸出高電平為：,而 , 所以在空載時(shí)，T3管處于淺飽和狀態(tài)，由此可知，只要有輸入端為低電平，輸出便為高電平。,47,表 TTL輸出低電平和高電平時(shí)各管工作狀態(tài),48,T3、T4和T5管構(gòu)成的輸出電路叫做圖騰柱式輸出（Totem Pole Output)。,圖2.16 TTL與非門,49,電路在輸出為高電平時(shí)，T5管截止，T3 ,T4為復(fù)合管組成射極跟隨器，構(gòu)成有源上拉電路，其輸出阻抗ROH很低，有較強(qiáng)的驅(qū)動(dòng)能力，可提供5mA以上的輸出電流；當(dāng)輸出為低電平時(shí)，T4管截止，T5管飽和，構(gòu)成有源下拉電路，其輸出阻抗ROL小于100 ，有較強(qiáng)的驅(qū)動(dòng)能力，可以從輸出端灌入14mA電流。,50,輸出端與地短路，Vc2=5v (高電壓)，造成T3, T4電流過大而損壞。(T5截止),2. 輸出端與電源相連，T5管電流過大而損壞 。(T5飽和),TTL分析,51,圖2.18 TTL門輸出不能并聯(lián),3. 輸出端并聯(lián)，會(huì)造成T4電流過大而損壞。,4.3v,52,網(wǎng)絡(luò)的作用： 減小時(shí)延tpd 。 輸入由低到高：ie2絕大部分流入T5基極，使其很快導(dǎo)通，縮短了開啟時(shí)間ton。 輸入由高到低：由于T5是淺飽和，且Vbe5瞬時(shí)仍處于Vbe5=0.7V，為T6提供電源，可以泄放基區(qū)電荷，縮短關(guān)閉時(shí)間toff。,53,2. 提高抗干擾能力。早期的TTL電路在輸入低電平時(shí)，VIL=0.4V，只要有0.2V干擾就會(huì)使T2導(dǎo)通，產(chǎn)生誤觸發(fā)，即 Vb2=0.4+0.2+Vce1=0.4+0.2+0.1=0.7(V),54,而現(xiàn)在， ，提高了抗干擾能力。,3. 改善了電路的溫度特性。溫度上升：T5的Vbe5變 小，而 變大， 變大，使飽和加深，但T6也發(fā)生 同樣的變化，使 也變大，產(chǎn)生分流，因而T5不會(huì) 飽和過深。,溫度下降：同理，T5 飽和深度也不會(huì)變淺。,(ppt. 56),55,Vb2=0.4+0.2+Vce1 =0.4+0.2+0.1=0.7(V),(干擾：0.2V),Vb2=0.4+0.9+Vce1=0.4+0.9+0.1 =1.4(V),抗干擾能力分析,(干擾：0.9V, 增大),輸入低電平時(shí)，T1飽和,Vce1=0.1V,56,干擾容限,圖2.19電壓傳輸特性,2.3.2TTL與非門的主要性能,1.電壓傳輸特性。噪聲容限及傳輸時(shí)延,在低端，VIL+VNL =Voff， （ ） 因此,57,干擾容限 在高端,圖2.19電壓傳輸特性,開門電平Von和關(guān)門Voff電平越靠近，越接近閾值電壓，則抗干擾能力越強(qiáng)。,（ ）,另外，TTL存在傳輸時(shí)延tpd。,58,2. 輸入特性,假定輸入電流流入T1發(fā)射極時(shí)方向?yàn)檎粗疄樨?fù)。,10A,圖2.21 TTL與非門的-輸入特性,VT=1.4V (臨界值),一端,59,VI<VT,當(dāng)VI=0.4V時(shí)， ；,當(dāng)VI=0V時(shí)（一端短路，其它端開路），,（一端）,輸入短路電流為,(考慮這時(shí)T2截止，能提供給T1(飽和)集電極的電流很小),60,VIVT,交叉漏電流（一端接輸入電源，其它端接地時(shí)，流過接電源端的電流）IIR約為10uA。,61,輸入端接電阻到地與其等效輸入電壓的關(guān)系稱為輸入負(fù)載特性。,圖2.22 輸入負(fù)載特性,（一端）,RI,VT,62,當(dāng)VI=VT=1.4V時(shí)，,則,RI,VT,63,RI<1k, 相當(dāng)于輸入低電平； RI2k，相當(dāng)于輸入高電平。, TTL多余輸入端的可靠應(yīng)用方法是并聯(lián)或接電源。,64,3.輸出特性與負(fù)載能力,TTL與非門的輸出特性描述其輸出電壓與輸出電流的變化關(guān)系。,65,圖2.23 輸出特性,圖（a)為輸入VI=VIL，輸出VO=VOH，輸出接拉電流的情況,稱關(guān)態(tài)。,66,圖（b)為輸入VI=VIH，輸出VO=VOL,輸出接灌電流的情況,稱開態(tài)。,圖2.23 輸出特性,67, 扇入系數(shù)Ni和扇出系數(shù)NO,扇入系數(shù)NI是輸入端的個(gè)數(shù)， 通常NI,2. 扇出系數(shù)NO是指驅(qū)動(dòng)同類門的個(gè)數(shù),通常,5,68,4.TTL的功耗,（1）靜態(tài)電流功耗,開態(tài)功耗32mw (輸出低電平) 關(guān)態(tài)功耗12mw（輸出高電平） 平均功耗22mw (32+12/2),69,（2）動(dòng)態(tài)尖峰電流,由導(dǎo)通到截止時(shí)，由于T5（輸出管）可能在短時(shí)間內(nèi)反應(yīng)遲，未能 及時(shí)截至，而 T4卻已經(jīng)導(dǎo)通， 導(dǎo)致瞬時(shí)大電流, 即動(dòng)態(tài)尖峰電流。,導(dǎo)通,截止,R4,(T4,T5狀態(tài)相反),70,圖2.24 TTL電源動(dòng)態(tài)尖峰電流,導(dǎo)通,截止,71,其它類型TTL門電路,三態(tài)邏輯門（TSL）,集電極開路TTL門（OC門）,72,集電極開路TTL門（OC門）,73,線與邏輯：,74,三態(tài)邏輯門（TSL）,C=0, 傳輸狀態(tài)，,C=1, 高阻狀態(tài)， 或稱禁止?fàn)顟B(tài)。,C=1 P=0, Vb1=1V & Vb4=1V, T2,T5截止，且 T4, D2截止。,三態(tài)： 0，1，高阻抗,75,圖2.30數(shù)據(jù)總線結(jié)構(gòu),數(shù)據(jù)總線上可連接多個(gè)三態(tài)門，門15向總線發(fā)送數(shù)據(jù)，門610從總線接收數(shù)據(jù)。任何時(shí)刻，向總線發(fā)送數(shù)據(jù)的門，只能是門15中的一個(gè)，而接收數(shù)據(jù)的門則可以是門610這的任意個(gè)。,76,圖2.30數(shù)據(jù)總線結(jié)構(gòu),設(shè)門1工作在發(fā)送數(shù)據(jù)狀態(tài)，門1可給出拉電流5mA, 每個(gè)門的有50uA的漏電流。門1輸出為邏輯1即高電平, 則門1的負(fù)載電流為： 9 X 50=450(uA)， 遠(yuǎn)小于5mA。,77,2-5 MOS邏輯門,2.5.1 NMOS邏輯門電路 1、NMOS反相器 2、NMOS邏輯門,2.5.2 CMOS門電路 1、CMOS反相器 2、CMOS門電路 3、CMOS傳輸門和模擬開關(guān) 4、CMOS三態(tài)門,78,2.5.1 NMOS邏輯門電路,MOS管導(dǎo)電溝道有P溝道，N溝道，溝道的形成有增強(qiáng)型和耗盡型兩種。 因此有NMOS電路, PMOS電路；這兩種組成的互補(bǔ)電路稱CMOS電路。,79,1、NMOS反相器,如圖2-34(a)所示的增強(qiáng)型NMOS反相器。T1管稱為負(fù)載管，其柵極和漏極相連后接電源VDD使T1管總是導(dǎo)通，可以等效為一個(gè)非線性電阻。,圖2.34 NMOS非門,80,漏極電流方程：,0 VGSVGS-VT),在(b)中，VGS=VDS, VDS+VTVDS, VDSVDS-VT 因此，VDSVGS-VT (滿足條件),(非線性電阻),81,管稱驅(qū)動(dòng)管或工作管，設(shè) 和 的開啟電壓分別為 和 ， 的輸入是信號(hào)A。當(dāng)A為低電平 時(shí)， ， 截止， 若VDD=5V,VT1=1V ,則 ，,(高電平),82,其中 和 分別為 和 導(dǎo)通時(shí)的漏源電阻， 一般使 , 因此VOL接近0V。 所以 。,當(dāng)A為高電平時(shí), VIH=5V, T2導(dǎo)通，此時(shí)輸出電平,83,圖2.35 NMOS邏輯門,0,2、NMOS邏輯門,以下是幾個(gè)常用的NMOS門電路,84,圖2.35 NMOS邏輯門,0,例如(a)中， A=1, B=0, T2導(dǎo)通，T3截止， Fa=0。,85,2.5.2 CMOS電路,1、CMOS反相器,如圖2-37所示，它由一個(gè)增強(qiáng)型N溝道MOS管TN和一個(gè)增強(qiáng)型P溝道MOS管Tp組成。稱為互補(bǔ)MOS邏輯電路(CMOS)。,VTN0, VTP<0分別為TN,TP 的開啟電壓。,86,要求: VDD VTN|VTP| 一般，,(VDD=5V),1. A=0, TN: VGS=0 < VTN TN 截止 TP: VGS= -VDD TP導(dǎo)通,因此，F(xiàn)=1,G,D,D,S,S,G,87,2. A=1, TN: VGS=5V TN導(dǎo)通 TP: VGS=0V TP截止,因此，F(xiàn)=0。 所以,G,G,D,D,S,S,88,圖2.38 CMOS門電路,2CMOS門電路,例：A=1, B=0,89,CMOS傳輸門(TG)是一種CMOS電路的基本形式，如圖2-39（a）所示，它將一只PMOS管和一只NMOS管相并聯(lián)而成，兩管的源極相連做信號(hào)輸入端，而漏極相連做信號(hào)輸出端，兩管的柵極各自獨(dú)立加上互補(bǔ)的控制信號(hào)C 和 ,由于NMOS管的漏極結(jié)構(gòu)對(duì)稱,可以交換使用,故稱為雙向傳輸門.,3、CMOS門傳輸門和模擬開關(guān),a,90,TP的襯底接電源，TN襯底接地。導(dǎo)通時(shí)， TN柵襯電壓應(yīng)為正，TP柵襯電壓應(yīng)為負(fù)。,G,G,S,D,91,G,G,S,D,C=1,TN柵襯電壓為正 滿足導(dǎo)通條件,C=1,TP柵襯電壓為負(fù) 滿足導(dǎo)通條件,C=0,C=0,TN柵襯電壓為0 不滿足導(dǎo)通條件,TP柵襯電壓為0 不滿足導(dǎo)通條件,92,當(dāng)C= 1時(shí)， TN、TP導(dǎo)通， 傳輸門接通； C= 0: TN、TP都截止， 傳輸門斷開。,C=1: 若VI=VIH=VDD, 因VGSP=-VDD, 而VGSN=0, 故TP導(dǎo)通，TN截止；若VI=VIL=0, TN導(dǎo)通，TP截止； 若VI=VDD/2, TN、TP同時(shí)導(dǎo)通。所以，VI只要在0-VDD之間 均可傳輸，因?yàn)門N、TP中必有一個(gè)導(dǎo)通，實(shí)現(xiàn)VO=VI, 即模擬傳輸，又稱模擬開關(guān)。,D,G,G,S,93,94,4、CMOS三態(tài)門,圖2.41(a)所示的三態(tài)門由CMOS反相器和傳輸門組成，TG代表傳輸門，框內(nèi)表有相同數(shù)字1的兩端在VC的控制下或者短接，或者斷開成為高阻狀態(tài)。,圖2.41 CMOS三態(tài)門,95,圖(b)是CMOS三態(tài)門的另一種結(jié)構(gòu)。 VC為高電平時(shí)，T1和T4均截止，此時(shí)輸出F為高阻態(tài)； VC為低電平時(shí)， T1和T4均導(dǎo)通，電路是反相器，輸出 ， 其邏輯符號(hào)如圖2.41(c)所示。,圖2.41 CMOS三態(tài)門,96,CMOS電路分析舉例,例2.1 說明圖示電路的邏輯功能，寫出邏輯表達(dá)式。,圖2.42 例2.1電路圖,解： TN1和TP1，TN3和TP3，TN4和TP4分別組成三個(gè)反相器，TN2和TP2則構(gòu)成傳輸門，其值表如下：,由真值表得邏輯表達(dá)式:,D,A=HTG 通D=B,H,A=LTG 斷D=B,97,【例2.2】 圖243所示兩種CMOS電路，試說明 其邏輯功能,98,解 在圖243（a）的電路中，當(dāng) 時(shí)，T 1管導(dǎo)通，F(xiàn)A；當(dāng) 時(shí)，T1管和T3均截止，輸出F為高阻態(tài)。,c,99,圖243（b）電路中，當(dāng) 時(shí)，T3管導(dǎo)通，F(xiàn)A；當(dāng)C1時(shí)，T1管和T3均截止，輸出F為高阻態(tài)。,100,習(xí) 題,上交時(shí)間：2009年10月27日，星期二,