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1、EDAEDA技術(shù)與技術(shù)與技術(shù)與技術(shù)與VHDLVHDL第2章第2章PLDPLDPLDPLD硬件特性與編程技術(shù)硬件特性與編程技術(shù)硬件特性與編程技術(shù)硬件特性與編程技術(shù)K KX康芯科技康芯科技K KX康芯科技康芯科技2.1 PLD 概述2.1 PLD 概述圖圖2-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出K KX康芯科技康芯科技2.1.1 PLD的發(fā)展歷程2.1.1 PLD的發(fā)展歷程熔絲編程的熔絲編程的PROM和和PLA器件器件AMD公司推出公司推出PAL器件器件GAL器件器件FPGA器件器件EPLD器件器件CPLD器件器件內(nèi)嵌復(fù)雜功能模塊的內(nèi)嵌復(fù)雜
2、功能模塊的SoPC20世紀(jì)世紀(jì)70年代年代20世紀(jì)世紀(jì)70年代末年代末20世紀(jì)世紀(jì)80年代初年代初20世紀(jì)世紀(jì)80年代中期年代中期20世紀(jì)世紀(jì)80年代末年代末進入進入20世紀(jì)世紀(jì)90年代后年代后2.1 PLD 概述概述K KX康芯科技康芯科技2.1.2 PLD的分類2.1.2 PLD的分類 可編程邏輯器件（PLD）簡單 PLD 復(fù)雜 PLD PROMPALPLAGAL CPLD FPGA 圖圖2-2 按集成度按集成度(PLD)分類分類2.1 PLD 概述概述K KX康芯科技康芯科技2.1.2 PLD的分類2.1.2 PLD的分類1熔絲熔絲(Fuse)型器件。型器件。2反熔絲反熔絲(Anti-f
3、use)型器件。型器件。3EPROM型。稱為紫外線擦除電可編程邏輯器件。型。稱為紫外線擦除電可編程邏輯器件。4EEPROM型。型。5SRAM型。型。6Flash型。型。2.1 PLD 概述概述從編程工藝上劃分:從編程工藝上劃分:K KX康芯科技康芯科技2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理2.2.1 電路符號表示2.2.1 電路符號表示圖圖2-3 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照K KX康芯科技康芯科技2.2.1 電路符號表示2.2.1 電路符號表示圖圖2-4 PLD的互補緩沖器圖的互補緩沖器圖2-5 PLD的互補輸入圖的互補輸入圖2-
4、6 PLD中與陣列表示中與陣列表示圖圖2-7 PLD中或陣列的表示圖中或陣列的表示圖2-8 陣列線連接表示陣列線連接表示K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 圖圖2-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu)地址譯碼器存儲單元陣列0A1A1nA0W1W1pW0F1F1mFnp2=2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2=圖圖2-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu)2.2 低密度PLD可編程原理2.2 低密
5、度PLD可編程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 圖圖2-11 PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F1010AACAAS=2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理K KX康芯科技康芯科技2.2.2 PROM 2.2.2 PROM 圖圖2-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列01110100AAFAAAAF=+=與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理K KX康芯科技康芯科技2.
6、2.3 PLA 2.2.3 PLA 圖圖2-13 PLA邏輯陣列示意圖邏輯陣列示意圖與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理K KX康芯科技康芯科技2.2.3 PLA 2.2.3 PLA 圖圖2-14 PLA與與 PROM的比較的比較0A1A1F0F2A2F0A1A1F0F2A2F2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理K KX康芯科技康芯科技2.2.4 PAL 2.2.4 PAL 圖圖2-15 PAL結(jié)構(gòu)圖結(jié)構(gòu)圖2-16 PAL的常用表示的常用表示0A1A1F0F0A1A1F0F2.2 低
7、密度PLD可編程原理2.2 低密度PLD可編程原理K KX康芯科技康芯科技2.2.5 GAL 2.2.5 GAL 2.2 低密度PLD可編程原理2.2 低密度PLD可編程原理GAL即通用陣列邏輯器件，首次在PLD上采用了EEPROM工藝，使得GAL具有電可擦除重復(fù)編程的特點，徹底解決了熔絲型可編程器件的一次可編程問題。GAL在“與-或”陣列結(jié)構(gòu)上沿用了PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對PAL的輸出I/O結(jié)構(gòu)進行了較大的改進，在GAL的輸出部分增加了輸出邏輯宏單元OLMC(Output Macro Cell)。GAL即通用陣列邏輯器件，首次在PLD上采用了EEPROM工藝，使得GAL具
8、有電可擦除重復(fù)編程的特點，徹底解決了熔絲型可編程器件的一次可編程問題。GAL在“與-或”陣列結(jié)構(gòu)上沿用了PAL的與陣列可編程、或陣列固定的結(jié)構(gòu)，但對PAL的輸出I/O結(jié)構(gòu)進行了較大的改進，在GAL的輸出部分增加了輸出邏輯宏單元OLMC(Output Macro Cell)。K KX康芯科技康芯科技圖圖2-19 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu)1邏輯陣列塊(LAB)1邏輯陣列塊(LAB)2.3 CPLD的結(jié)構(gòu)與可編程原理2.3 CPLD的結(jié)構(gòu)與可編程原理K KX康芯科技康芯科技2宏單元2宏單元全局時鐘信號全局時鐘信號由高電平有效的時鐘信號使能用乘積項實現(xiàn)一個陣列時鐘全局時鐘信號全局時鐘信號由高電平有
9、效的時鐘信號使能用乘積項實現(xiàn)一個陣列時鐘2.3 CPLD的結(jié)構(gòu)與可編程原理2.3 CPLD的結(jié)構(gòu)與可編程原理邏輯陣列邏輯陣列MAX7000系列中的宏單元MAX7000系列中的宏單元乘積項選擇矩陣乘積項選擇矩陣可編程寄存器可編程寄存器K KX康芯科技康芯科技2.3 CPLD的結(jié)構(gòu)與可編程原理2.3 CPLD的結(jié)構(gòu)與可編程原理圖圖2-18 MAX7000系列的單個宏單元結(jié)構(gòu)系列的單個宏單元結(jié)構(gòu)K KX康芯科技康芯科技4可編程連線陣列(PIA)4可編程連線陣列(PIA)圖圖2-22 PIA信號布線到信號布線到LAB的方式的方式2.3 CPLD的結(jié)構(gòu)與可編程原理2.3 CPLD的結(jié)構(gòu)與可編程原理K K
10、X康芯科技康芯科技2.4.1 查找表邏輯結(jié)構(gòu)2.4.1 查找表邏輯結(jié)構(gòu)圖圖2-24 FPGA查找表單元查找表單元查找表LUT輸入1輸入2輸入3輸入4輸出2.4 FPGA的結(jié)構(gòu)與工作原理2.4 FPGA的結(jié)構(gòu)與工作原理K KX康芯科技康芯科技2.6 FPGA/CPLD產(chǎn)品概述2.6 FPGA/CPLD產(chǎn)品概述2.6.1 Lattice公司CPLD器件系列2.6.2 Xilinx公司的FPGA和CPLD器件系列2.6.1 Lattice公司CPLD器件系列2.6.2 Xilinx公司的FPGA和CPLD器件系列1.Virtex-4系列系列FPGA 2.Spartan&Spartan-3&Spart
11、an 3E器件系器件系3.XC9500&XC9500XL系列系列CPLD4.Xilinx FPGA配置器件配置器件SPROM K KX康芯科技康芯科技2.6 FPGA/CPLD產(chǎn)品概述2.6 FPGA/CPLD產(chǎn)品概述2.6.3 Altera公司FPGA和CPLD器件系列2.6.3 Altera公司FPGA和CPLD器件系列1.Stratix II 系列系列FPGA 2.ACEX系列系列FPGA 3.MAX系列系列CPLD 4.Cyclone系列系列FPGA低成本低成本FPGA 5.Cyclone II系列系列FPGA 6.MAX II系列器件系列器件7.Altera宏功能塊及宏功能塊及IP核核
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