數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程第三版 第三章

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1、數(shù)字?jǐn)?shù)字電子技子技術(shù)基基礎(chǔ)簡(jiǎn)明教程第明教程第三版三版 第三章第三章第1頁，共71頁。EXIT主要要求：主要要求：掌握掌握組合邏輯電路和時(shí)序邏輯電路的概念組合邏輯電路和時(shí)序邏輯電路的概念。了解組合邏輯電路的特點(diǎn)與描述方法。了解組合邏輯電路的特點(diǎn)與描述方法。概述概述第2頁，共71頁。EXIT一、組合邏輯電路的概念一、組合邏輯電路的概念 指任何時(shí)刻的輸出僅取決于該指任何時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的組合，而與電路原時(shí)刻輸入信號(hào)的組合，而與電路原有的狀態(tài)無關(guān)的電路。有的狀態(tài)無關(guān)的電路。數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為數(shù)字電路根據(jù)邏輯功能特點(diǎn)的不同分為 組合邏輯電路組合邏輯電路 時(shí)序邏輯電路時(shí)序邏

2、輯電路 指任何時(shí)刻的輸出不僅取決于指任何時(shí)刻的輸出不僅取決于該時(shí)刻輸入信號(hào)的組合，而且與電該時(shí)刻輸入信號(hào)的組合，而且與電路原有的狀態(tài)有關(guān)的電路。路原有的狀態(tài)有關(guān)的電路。第3頁，共71頁。EXIT二、組合邏輯電路的特點(diǎn)與描述方法二、組合邏輯電路的特點(diǎn)與描述方法 組合邏輯電路的邏輯功能特點(diǎn)：組合邏輯電路的邏輯功能特點(diǎn)：沒有存儲(chǔ)和記憶作用。沒有存儲(chǔ)和記憶作用。組合電路的組成特點(diǎn)：組合電路的組成特點(diǎn)：由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。的通路，沒有反饋回路。組合電路的描述方法主要有邏輯表達(dá)式、組合電路的描述方法主要有邏輯表達(dá)

3、式、真值表、卡諾圖和邏輯圖等。真值表、卡諾圖和邏輯圖等。第4頁，共71頁。EXIT主要要求：主要要求：理解組合邏輯電路理解組合邏輯電路分析與設(shè)計(jì)的基本方法分析與設(shè)計(jì)的基本方法。熟練掌握邏輯功能的熟練掌握邏輯功能的邏輯表達(dá)式、真值表、邏輯表達(dá)式、真值表、卡諾圖和邏輯圖卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換。表示法及其相互轉(zhuǎn)換。3.1組合邏輯電路的組合邏輯電路的分析方法和設(shè)計(jì)方法分析方法和設(shè)計(jì)方法 第5頁，共71頁。EXIT一、組合邏輯電路的基本分析方法一、組合邏輯電路的基本分析方法分析思路：分析思路：基本步驟：基本步驟：根根據(jù)據(jù)給給定定邏邏輯輯電電路路，找找出出輸輸出出輸輸入入間間的的邏邏輯輯關(guān)關(guān)系系

4、，從從而而確定電路的邏輯功能。確定電路的邏輯功能。根據(jù)給定邏輯圖根據(jù)給定邏輯圖寫出輸出邏輯式寫出輸出邏輯式，并進(jìn)行必要的化簡(jiǎn)，并進(jìn)行必要的化簡(jiǎn)列真值表列真值表分析邏輯功能分析邏輯功能第6頁，共71頁。EXIT 例例 分析下圖所示邏輯分析下圖所示邏輯 電路的功能。電路的功能。解：解：(1)寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式ABCYY1YY1001010100111(3)分析邏輯功能分析邏輯功能(2)列邏輯函數(shù)真值表列邏輯函數(shù)真值表111011101001110010100000YCBA輸輸 出出輸輸 入入01010000111100001111根據(jù)異或功能可列出真值表如右表；也可根據(jù)異或功能可

5、列出真值表如右表；也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。電路的常用方法，下面介紹之。通過分析真值表通過分析真值表特點(diǎn)來說明功能。特點(diǎn)來說明功能。A、B、C 三個(gè)輸入變量中，有奇數(shù)個(gè)三個(gè)輸入變量中，有奇數(shù)個(gè) 1時(shí)，輸時(shí)，輸出為出為 1，否則輸出為，否則輸出為 0。因此，圖示電路為三位判奇。因此，圖示電路為三位判奇電路，又稱奇校驗(yàn)電路。電路，又稱奇校驗(yàn)電路。0101001100111111第7頁，共71頁。EXIT 初學(xué)者一般從輸入向輸出逐級(jí)寫出各個(gè)門的輸初學(xué)者一般從輸入向輸出逐級(jí)寫出各個(gè)門的輸出邏輯式。熟練后可從輸出向輸入

6、直接推出整個(gè)電出邏輯式。熟練后可從輸出向輸入直接推出整個(gè)電路的輸出邏輯式。路的輸出邏輯式。由由 Si 表達(dá)式可知，當(dāng)輸表達(dá)式可知，當(dāng)輸入有奇數(shù)個(gè)入有奇數(shù)個(gè) 1 時(shí)，時(shí)，Si=1，否，否則則 Si=0。例例 分析下圖電路的邏輯功能。分析下圖電路的邏輯功能。解：解：(2)列真值表列真值表(1)寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式AiBiCi-1CiSiAiBi Ci-10100 01 11 10 1 1 1 1111011101001110010100000CiSiCi-1BiAi輸輸 出出輸輸 入入11110000由由 Ci-1 表達(dá)表達(dá)式可畫出其式可畫出其卡諾圖為：卡諾圖為：11101000可

7、列出真值表為可列出真值表為(3)分析邏輯功能分析邏輯功能將將兩兩個(gè)個(gè)一一位位二二進(jìn)進(jìn)制制數(shù)數(shù) Ai、Bi 與與低低位位來來的的進(jìn)進(jìn)位位 Ci-1 相相加加，Si 為為本本位位和和，Ci 為為向向高高位位產(chǎn)產(chǎn)生生的的進(jìn)位。這種功能的電路稱為全加器。進(jìn)位。這種功能的電路稱為全加器。第8頁，共71頁。EXIT二、組合邏輯電路的基本設(shè)計(jì)方法二、組合邏輯電路的基本設(shè)計(jì)方法 設(shè)計(jì)思路：設(shè)計(jì)思路：基本步驟：基本步驟：分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。合邏輯電路。分析設(shè)計(jì)要求并分析設(shè)計(jì)要求并列出真值表列出真值表求最簡(jiǎn)輸出邏輯求最簡(jiǎn)輸出邏輯式式畫邏輯圖。

8、畫邏輯圖。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號(hào)與邏輯取值并規(guī)定它們的符號(hào)與邏輯取值(即規(guī)定它們何時(shí)取值即規(guī)定它們何時(shí)取值 0，何時(shí)取，何時(shí)取值值1)。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根根據(jù)據(jù)真真值值表表用用代代數(shù)數(shù)法法或或卡卡諾諾圖圖法法求求最最簡(jiǎn)簡(jiǎn)與與或或式式，然然后后根根據(jù)據(jù)題題中中對(duì)對(duì)門門電電路路類類型型的的要要求求，將將最最簡(jiǎn)簡(jiǎn)與與或或式式變變換換為為與與門門類類型型對(duì)應(yīng)的最簡(jiǎn)式。對(duì)應(yīng)的最簡(jiǎn)式。第9頁，共71頁。EXIT下面通過例題學(xué)習(xí)

9、下面通過例題學(xué)習(xí)如何設(shè)計(jì)組合邏輯電路如何設(shè)計(jì)組合邏輯電路 (一一)單輸出組合邏輯電路設(shè)計(jì)舉例單輸出組合邏輯電路設(shè)計(jì)舉例 例例 設(shè)計(jì)一個(gè)設(shè)計(jì)一個(gè)A、B、C三人表決電路。當(dāng)表決某個(gè)提案時(shí)，三人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實(shí)現(xiàn)。具有否決權(quán)。用與非門實(shí)現(xiàn)。解：解：(1)分析設(shè)計(jì)要求，列出真值表分析設(shè)計(jì)要求，列出真值表設(shè)設(shè) A、B、C 同意提案時(shí)取值為同意提案時(shí)取值為 1，不同意時(shí)取值為，不同意時(shí)取值為 0；Y 表示表決結(jié)果，表示表決結(jié)果，提案通過則取值為提案通過則取值為 1，否則取值為，否則取值為 0。可?？傻谜嬷当砣缬?。得真值

10、表如右。A、B、C三人表決電路三人表決電路多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權(quán)具有否決權(quán)111011101001110010100000YCBA輸出輸出輸輸 入入0000000011111111110(2)化簡(jiǎn)輸出函數(shù)化簡(jiǎn)輸出函數(shù)Y=AC+ABABC0100 01 11 10 1 1 1 0 0 0 0 0用與非門實(shí)現(xiàn)用與非門實(shí)現(xiàn)，并求最簡(jiǎn)與非式，并求最簡(jiǎn)與非式=AC+AB=ACAB第10頁，共71頁。EXIT(3)根據(jù)輸出邏輯式畫邏輯圖根據(jù)輸出邏輯式畫邏輯圖YABCY=ACAB (二二)多多輸出組合邏輯電路設(shè)計(jì)舉例輸出組合邏輯電路設(shè)計(jì)舉例 第11頁，共71頁。EX

11、ITBiAi輸輸 入入CiSi輸輸 出出相加的兩個(gè)數(shù)相加的兩個(gè)數(shù)本位和本位和向高位的進(jìn)位向高位的進(jìn)位解：解：(2)求最簡(jiǎn)輸出函數(shù)式求最簡(jiǎn)輸出函數(shù)式Ci =Ai Bi(3)畫邏輯圖畫邏輯圖10110101011000111BiAi輸輸 入入CiSi輸輸 出出00 例例 試設(shè)計(jì)半加器試設(shè)計(jì)半加器電路。電路。將兩個(gè)將兩個(gè) 1 位二進(jìn)制數(shù)位二進(jìn)制數(shù)相加，而不考慮低位進(jìn)位相加，而不考慮低位進(jìn)位的運(yùn)算電路，稱為半加器。的運(yùn)算電路，稱為半加器。SiCiAiBi(1)分析設(shè)計(jì)要求，分析設(shè)計(jì)要求，列真值表。列真值表。第12頁，共71頁。EXIT半加器電路半加器電路能用與非門實(shí)現(xiàn)能用與非門實(shí)現(xiàn)嗎？嗎？用與非門實(shí)現(xiàn)

12、的半加器電路為用與非門實(shí)現(xiàn)的半加器電路為AiBiSiCi1 iiiBAC=iiiiiBABAS+=iiiiiiABABBA.=此式雖非最簡(jiǎn)，但這樣可利用此式雖非最簡(jiǎn)，但這樣可利用 Ci 中的中的信號(hào)信號(hào) Ai Bi，省去實(shí)現(xiàn)省去實(shí)現(xiàn) Ai 和和 Bi 的兩個(gè)非門，的兩個(gè)非門，從而使整體電路最簡(jiǎn)。從而使整體電路最簡(jiǎn)。第13頁，共71頁。EXIT主要要求：主要要求：理解編碼的概念。理解編碼的概念。理解常用編碼器的類型、邏輯功能和使用方法。理解常用編碼器的類型、邏輯功能和使用方法。3.2編碼器編碼器 第14頁，共71頁。EXIT一、編碼器的概念與類型一、編碼器的概念與類型 編碼編碼 將具有特定含義的

13、信息編成將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過程。相應(yīng)二進(jìn)制代碼的過程。實(shí)現(xiàn)編碼功能的電路實(shí)現(xiàn)編碼功能的電路 編碼器編碼器 二進(jìn)制編碼器二進(jìn)制編碼器 二二-十進(jìn)制編碼器十進(jìn)制編碼器 優(yōu)先編碼器優(yōu)先編碼器 編碼器編碼器(即即Encoder)被編被編信號(hào)信號(hào) 二進(jìn)制二進(jìn)制代碼代碼 編編碼碼器器 第15頁，共71頁。EXITI1I2I3I4I5I6I7Y0Y1Y23 位二進(jìn)制位二進(jìn)制編碼器編碼器用用 n 位二進(jìn)制數(shù)碼對(duì)位二進(jìn)制數(shù)碼對(duì) 2n 個(gè)輸個(gè)輸入信號(hào)進(jìn)行編碼的電路。入信號(hào)進(jìn)行編碼的電路。二、二進(jìn)制編碼器二、二進(jìn)制編碼器由圖可寫出編碼器的由圖可寫出編碼器的輸出邏輯函數(shù)為輸出邏輯函數(shù)為由上式可列

14、出真值表為由上式可列出真值表為原原碼碼輸輸出出Y0=I1I3I5I7Y2=I4I5I6I7Y1=I2I3I6I7Y0=I1I3I5I7I0省略不畫省略不畫 8 個(gè)需要編碼個(gè)需要編碼的輸入信號(hào)的輸入信號(hào)輸出輸出 3 位位二進(jìn)制碼二進(jìn)制碼I1I2I3I4I5I6I7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸輸 出出輸輸 入入被編信號(hào)高電平有效。被編信號(hào)高電平有效。8 線線 3 線編碼器線編碼器第16頁，共71

15、頁。EXITI1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 碼編碼器碼編碼器三、二十進(jìn)制編碼器三、二十進(jìn)制編碼器將將 0 9 十個(gè)十進(jìn)十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。又稱碼的電路。又稱十進(jìn)制十進(jìn)制編碼器編碼器。I0省略不畫省略不畫輸出輸出 4 位位二進(jìn)制代碼二進(jìn)制代碼原碼輸出原碼輸出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y3100110000000000001010000000011100010000000011000010000001010000010000000100000010000110000000010000100000000010

16、01000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸出輸入輸入10 線線 4 線線編碼器編碼器被編信號(hào)被編信號(hào)高電平有效高電平有效第17頁，共71頁。EXIT為何要使用為何要使用優(yōu)先編碼器？?jī)?yōu)先編碼器？四、優(yōu)先編碼器四、優(yōu)先編碼器(即即 Priority Encoder)1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸輸 出出輸輸 入入允許同時(shí)輸入數(shù)個(gè)編碼

17、信號(hào)，并只對(duì)其中優(yōu)允許同時(shí)輸入數(shù)個(gè)編碼信號(hào)，并只對(duì)其中優(yōu)先權(quán)最高的信號(hào)進(jìn)行編碼輸出的電路。先權(quán)最高的信號(hào)進(jìn)行編碼輸出的電路。普通編碼器在任普通編碼器在任何時(shí)刻只允許一個(gè)輸何時(shí)刻只允許一個(gè)輸入端請(qǐng)求編碼，否則入端請(qǐng)求編碼，否則輸出發(fā)生混亂。輸出發(fā)生混亂。第18頁，共71頁。EXITCT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二-十進(jìn)制優(yōu)先編碼器十進(jìn)制優(yōu)先編碼器 CT74LS147I9=1，I8=0 時(shí)時(shí)，不論不論 I0 I7 為為 0 還是還是 1，電路只，電路只對(duì)對(duì) I8 進(jìn)行編進(jìn)行編碼，輸出反碼碼，輸出反碼 0111。反碼輸出反碼輸出被編信號(hào)輸入，被編信號(hào)輸入，(

18、省省略了略了 I0)，低電平有效。，低電平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸出輸入輸入 I9=0 時(shí)時(shí)，不論其他，不論其他 Ii 為為 0 還是還是 1，電路只，電路只對(duì)對(duì) I9 進(jìn)行編進(jìn)行編碼碼，輸出，輸出 Y3Y2Y1Y0=0110，為反碼，其原碼為為反碼，其原碼為 1001。111010011001111111111111無編碼請(qǐng)求無編碼請(qǐng)求Y3Y2Y1Y0=1111依依次

19、次類類推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被編信號(hào)優(yōu)先級(jí)別從高到被編信號(hào)優(yōu)先級(jí)別從高到低依次為低依次為 I9、I8、I7、I6、I5、I4、I3、I2、I1、I0。第19頁，共71頁。EXIT主要要求：主要要求：理解譯碼的概念。理解譯碼的概念。掌握二進(jìn)制譯碼器掌握二進(jìn)制譯碼器 CT74LS138 的的邏輯功能和邏輯功能和使用方法。使用方法。3.3譯碼器譯碼器 理解其他常用譯碼器的邏輯功能和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握掌握用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯電路的方法。的方法。第20頁，共71頁。EXIT一、譯碼

20、的概念與類型一、譯碼的概念與類型 譯碼譯碼是是編碼編碼的逆過程。的逆過程。將表示特定意義信息的將表示特定意義信息的二進(jìn)制代碼翻譯出來。二進(jìn)制代碼翻譯出來。實(shí)現(xiàn)譯碼功能的電路實(shí)現(xiàn)譯碼功能的電路 譯碼器譯碼器 二進(jìn)制譯碼器二進(jìn)制譯碼器 二二-十進(jìn)制譯碼器十進(jìn)制譯碼器 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 譯碼器譯碼器(即即 Decoder)二進(jìn)制二進(jìn)制代碼代碼 與輸入代與輸入代碼對(duì)應(yīng)的碼對(duì)應(yīng)的特定信息特定信息 譯譯碼碼器器 第21頁，共71頁。EXIT二、二進(jìn)制譯碼器二、二進(jìn)制譯碼器 將輸入二進(jìn)制代碼譯成相應(yīng)將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號(hào)的電路。輸出信號(hào)的電路。n 位位二進(jìn)制二進(jìn)制代碼代碼 2n 位位譯

21、碼譯碼輸出輸出二進(jìn)制二進(jìn)制譯碼器譯碼器 譯碼輸出譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入譯碼輸出高電平有效譯碼輸出高電平有效譯碼輸出譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入0000譯碼輸出低電平有效譯碼輸出低電平有效2-4 線譯碼器電路與工作原理演示線譯碼器電路與工作原理演示第22頁，共71頁。EXIT(一一)3 線線 8 線譯碼器線譯碼器 CT74LS138 簡(jiǎn)介簡(jiǎn)介 CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7邏

22、輯功能示意圖邏輯功能示意圖(一一)3 線線 8 線線譯碼器譯碼器 CT74LS138 簡(jiǎn)介簡(jiǎn)介 3 位位二二進(jìn)制碼輸進(jìn)制碼輸入端入端8 個(gè)個(gè)譯碼輸出端譯碼輸出端低電平有效。低電平有效。使能端使能端 STA 高電平有效，高電平有效，STB、STC 低低電平有效，即當(dāng)電平有效，即當(dāng) STA=1，STB=STC =0 時(shí)時(shí)譯碼譯碼，否則禁止譯碼。，否則禁止譯碼。實(shí)實(shí)物物圖圖片片 第23頁，共71頁。EXIT01111111111011011111101101110111111010111101111001011111011111001111110110100111111101100011111111

23、000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸出輸入輸入CT74LS138 真值表真值表允許譯碼器工作允許譯碼器工作禁止禁止譯碼譯碼 Y7 Y0 由輸入二進(jìn)制碼由輸入二進(jìn)制碼 A2、A1、A0 的取值決定。的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數(shù)式輸出邏輯函數(shù)式Y(jié)0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0

24、=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二二進(jìn)進(jìn)制制譯譯碼碼器器能能譯譯出出輸輸入入變變量量的的全全部部取取值值組組合合，故故又又稱稱變變量量譯譯碼碼器器，也也稱稱全全譯譯碼碼器器。其其輸輸出出端端能能提提供供輸輸入入變變量量的的全全部部最最小項(xiàng)。小項(xiàng)。第24頁，共71頁。EXIT(二二)用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù) (二二)用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)用二進(jìn)制譯碼器實(shí)現(xiàn)組合邏輯函數(shù)由于由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項(xiàng)，而任何組合邏輯函數(shù)都可以變換為最小項(xiàng)部最小項(xiàng)，而任何組合

25、邏輯函數(shù)都可以變換為最小項(xiàng)之和之和的標(biāo)準(zhǔn)式，因此的標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門電路可實(shí)現(xiàn)用二進(jìn)制譯碼器和門電路可實(shí)現(xiàn)任何組合邏輯函數(shù)。任何組合邏輯函數(shù)。當(dāng)譯碼器輸出當(dāng)譯碼器輸出低電平有效時(shí)，多低電平有效時(shí)，多選用與非門；選用與非門；譯碼器輸出譯碼器輸出高電平有效時(shí)，多選用或門。高電平有效時(shí)，多選用或門。第25頁，共71頁。EXIT由于有由于有 A、B、C 三個(gè)變量三個(gè)變量，故選，故選用用 3 線線-8 線線譯碼器。譯碼器。解：解：(1)根據(jù)邏輯函數(shù)選擇譯碼器根據(jù)邏輯函數(shù)選擇譯碼器 例例 試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)試用譯碼器和門電路實(shí)現(xiàn)邏輯函數(shù)選用選用 3 線線-8 線線譯碼器譯碼器 CT

26、74LS138，并令并令 A2=A，A1=B，A0=C。(2)將函數(shù)式變換為標(biāo)準(zhǔn)與將函數(shù)式變換為標(biāo)準(zhǔn)與-或式或式(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路根據(jù)譯碼器的輸出有效電平確定需用的門電路第26頁，共71頁。EXITABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138(4)畫連線圖畫連線圖Y&CT74LS138 輸出低電平有效輸出低電平有效，i=0 7因此，將因此，將 Y 函數(shù)式變換為函數(shù)式變換為采用采用 5 輸入輸入與非門與非門，其輸入取自，其輸入取自 Y1、Y3、Y5、Y6 和和 Y7。第27頁，共71頁。EXIT 例例 試用譯碼器實(shí)現(xiàn)全加器

27、。試用譯碼器實(shí)現(xiàn)全加器。解：解：(1)分析設(shè)計(jì)要求，列出真值表分析設(shè)計(jì)要求，列出真值表設(shè)被加數(shù)為設(shè)被加數(shù)為 Ai，加數(shù)為，加數(shù)為 Bi，低位進(jìn)位數(shù)為，低位進(jìn)位數(shù)為 Ci-1。輸出本。輸出本位和為位和為 Si，向高位的進(jìn)位數(shù)為，向高位的進(jìn)位數(shù)為 Ci。列出全加器的真值表如下：列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi輸輸 出出輸輸 入入(3)選擇譯碼器選擇譯碼器選用選用 3 線線 8 線線譯碼器譯碼器 CT74LS138。并令。并令 A2=Ai，A1=Bi，A0=Ci-1。(2)根據(jù)真值表寫函數(shù)式根據(jù)真值表寫函

28、數(shù)式第28頁，共71頁。EXITY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi-1A0A1A2CT74LS138CiBi(4)根據(jù)譯碼器的輸出有效電平確定需用的門電路根據(jù)譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖畫連線圖Ci&Si&CT74LS138 輸出低電平有效輸出低電平有效，i=0 7因此，將函數(shù)式變換為因此，將函數(shù)式變換為第29頁，共71頁。EXITCT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y

29、10Y11Y12Y13Y14Y15A2A1A0EA31(三三)譯碼器的擴(kuò)展譯碼器的擴(kuò)展 A3A2A1A0低低位位片片高高位位片片(三三)譯碼器的擴(kuò)展譯碼器的擴(kuò)展 例如例如 兩片兩片 CT74LS138 組成的組成的 4 線線 16 線線譯碼器。譯碼器。16 個(gè)譯碼個(gè)譯碼輸出端輸出端 4 位二進(jìn)制碼輸入端位二進(jìn)制碼輸入端低低 3 位碼從各譯碼位碼從各譯碼器的碼輸入端輸入。器的碼輸入端輸入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位碼高位碼 A3 與高位片與高位片 STA 端和低位片端和低位片 STB 端端相連，因此相連，因此，A3=0 時(shí)時(shí)低位片工作，低

30、位片工作，A3=1 時(shí)高時(shí)高位片工作。位片工作。STA不用，應(yīng)接不用，應(yīng)接有效電平有效電平 1。作作 4 線線 16 線譯碼器線譯碼器使能端，低電平有效。使能端，低電平有效。第30頁，共71頁。EXITCT74LS138 組成的組成的 4 線線 16 線線譯碼器工作原理譯碼器工作原理 E=1 時(shí)，兩個(gè)譯碼器時(shí)，兩個(gè)譯碼器都不工作，輸出都不工作，輸出 Y0 Y15 都都為高電平為高電平 1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8

31、Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低低位位片片高高位位片片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0 時(shí)，高位片不工時(shí)，高位片不工作，低位片工作，譯出與作，低位片工作，譯出與輸入輸入 0000 0111 分別對(duì)應(yīng)分別對(duì)應(yīng)的的 8 個(gè)輸出信號(hào)個(gè)輸出信號(hào) Y0 Y7。(2)A3=1 時(shí)，低位片不工時(shí)，低位片不工作，高位片工作，譯出與作，高位片工作，譯出與輸入輸入 1000 1111分別對(duì)應(yīng)分別對(duì)應(yīng)的的 8 個(gè)輸出信號(hào)個(gè)輸出信號(hào) Y8 Y15。E=0 時(shí)，允許譯碼。時(shí)，允許譯碼。第31頁，共71頁。EXIT

32、將將 BCD 碼的十組代碼譯成碼的十組代碼譯成 0 9 十個(gè)對(duì)應(yīng)輸十個(gè)對(duì)應(yīng)輸出信號(hào)的電路，又稱出信號(hào)的電路，又稱 4 線線 10 線線譯碼器。譯碼器。三、二十進(jìn)制譯碼器三、二十進(jìn)制譯碼器 8421BCD 碼輸入端，從高碼輸入端，從高位到低位依次為位到低位依次為 A3、A2、A1 和和 A0。10 個(gè)譯碼輸出端，個(gè)譯碼輸出端，低電平低電平 0 有效。有效。4 線線-10 線譯碼器線譯碼器CT74LS42邏輯示意圖邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3第32頁，共71頁。EXIT11111111111111111111111101111111111111

33、1011111111111100111111111111110111111111110101偽偽碼碼011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3輸輸 出出輸輸 入入十進(jìn)十進(jìn)制數(shù)制數(shù)4 線線-10 線譯碼器線譯碼器 CT74LS42 真值表真值表0000001000100100011110

34、0110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101偽偽碼碼01第33頁，共71頁。EXITYA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動(dòng)動(dòng)器器YYYYYYYA3a數(shù)碼顯示器數(shù)碼顯示器bcdefgbcdefgabcdefga四、數(shù)碼顯示譯碼器四、數(shù)碼顯示譯碼器 將輸入的將輸入的 BCD 碼譯成相應(yīng)輸出信號(hào)，以驅(qū)動(dòng)碼譯成相應(yīng)輸出信號(hào)，以驅(qū)動(dòng)顯示器顯示出相應(yīng)數(shù)字的電路。顯示器顯示出相應(yīng)數(shù)字的電路。(一一

35、)數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動(dòng)動(dòng)器器YYYYYYYA3bcdefgabcdefga輸入輸入 BCD 碼碼輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字輸出驅(qū)動(dòng)七段數(shù)碼管顯示相應(yīng)數(shù)字0001第34頁，共71頁。EXIT(二二)數(shù)碼顯示器簡(jiǎn)介數(shù)碼顯示器簡(jiǎn)介數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器常用的有半導(dǎo)體數(shù)碼顯示器(LED)和液晶顯示器和液晶顯示器(LCD)等。它等。它們由七段可發(fā)光

36、的字段組合而成。們由七段可發(fā)光的字段組合而成。1.七段半導(dǎo)體數(shù)碼顯示器七段半導(dǎo)體數(shù)碼顯示器(LED)abcdefgDPag fCOMbce dCOMDPabcdefgDP發(fā)光字段，由管腳發(fā)光字段，由管腳 a g 電平控制是否發(fā)光。電平控制是否發(fā)光。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。小數(shù)點(diǎn)，需要時(shí)才點(diǎn)亮。顯示的數(shù)字形式顯示的數(shù)字形式第35頁，共71頁。EXIT主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠主要優(yōu)點(diǎn)：字形清晰、工作電壓低、體積小、可靠 性高、響應(yīng)速度快、壽命長(zhǎng)和亮度高等。性高、響應(yīng)速度快、壽命長(zhǎng)和亮度高等。主要缺點(diǎn)：工作電流大，每字段工作電流約主要缺點(diǎn)：工作電流大，每字段工作電流約 10 mA。

37、共陽接法共陽接法 共陰接法共陰接法 半導(dǎo)體數(shù)碼顯示器內(nèi)部接法半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流電阻串接限流電阻 a g 和和 DP 為低電平時(shí)為低電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。才能點(diǎn)亮相應(yīng)發(fā)光段。a g 和和 DP 為高電平為高電平時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。時(shí)才能點(diǎn)亮相應(yīng)發(fā)光段。共陽接法數(shù)碼顯示器需要配用輸共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。出低電平有效的譯碼器。共陰接法數(shù)碼顯示器需要配用共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。輸出高電平有效的譯碼器。RR共陽極共陽極共陰極共陰極第36頁，共71頁。EX

38、IT即液態(tài)晶體即液態(tài)晶體 2.液晶液晶顯示器顯示器(LCD)點(diǎn)亮七段液晶數(shù)碼管的方法與半導(dǎo)體數(shù)碼管類似。點(diǎn)亮七段液晶數(shù)碼管的方法與半導(dǎo)體數(shù)碼管類似。主要優(yōu)點(diǎn)：工作電壓低，功耗極小。主要優(yōu)點(diǎn)：工作電壓低，功耗極小。主要缺點(diǎn)：顯示欠清晰，響應(yīng)速度慢。主要缺點(diǎn)：顯示欠清晰，響應(yīng)速度慢。液晶顯示原理：無外加電場(chǎng)作用時(shí)，液晶分子排液晶顯示原理：無外加電場(chǎng)作用時(shí)，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當(dāng)在明狀態(tài)，不顯示數(shù)字；當(dāng)在相應(yīng)字段的電極上加電壓相應(yīng)字段的電極上加電壓時(shí)，液晶中的導(dǎo)電正離子作定向運(yùn)動(dòng)，在運(yùn)動(dòng)過程中時(shí)，液

39、晶中的導(dǎo)電正離子作定向運(yùn)動(dòng)，在運(yùn)動(dòng)過程中不斷撞擊液晶分子，不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液破壞了液晶分子的整齊排列，液晶對(duì)入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相晶對(duì)入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應(yīng)的數(shù)字。應(yīng)的數(shù)字。當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。整齊排列狀態(tài)，字形隨之消失。第37頁，共71頁。EXIT3.七段顯示譯碼器七段顯示譯碼器4 線線 7 段譯碼器段譯碼器/驅(qū)動(dòng)器驅(qū)動(dòng)器 CC14547的邏輯功能示意圖的邏輯功能示意圖CC14547BI D C B ABIYgYfYeYdYcYbYa 消隱控制

40、端，消隱控制端，低電平有效。低電平有效。8421 碼輸入端碼輸入端譯碼驅(qū)動(dòng)輸出端，高電譯碼驅(qū)動(dòng)輸出端，高電平有效。平有效。第38頁，共71頁。EXIT4 線線-7 段譯碼器段譯碼器/驅(qū)動(dòng)器驅(qū)動(dòng)器CC14547真值表真值表消隱消隱000000001111消隱消隱000000001111消隱消隱000000010111消隱消隱000000000111消隱消隱000000011011消隱消隱0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210

41、110110100110000110100010011111100001消隱消隱00000000YgYfYeYdYcYbYa ABCDBI數(shù)字?jǐn)?shù)字顯示顯示輸輸 出出輸輸 入入4 線線-7 段譯碼器段譯碼器/驅(qū)動(dòng)器驅(qū)動(dòng)器 CC14547的邏輯功能示意圖的邏輯功能示意圖CC14547BI D C B ABIYgYfYeYdYcYbYa 00000000消隱消隱1111111111111111011101111011001111010101消隱消隱消隱消隱消隱消隱消隱消隱消隱消隱消隱消隱987654321011001111111111000011111111001101101110011010011

42、111011011000011001111111001000111100110101000101100010010000000允允許許數(shù)數(shù)碼碼顯顯示示偽碼偽碼相應(yīng)端口輸出有相應(yīng)端口輸出有效電平效電平 1，使顯示相，使顯示相應(yīng)數(shù)字。應(yīng)數(shù)字。輸入輸入BCD 碼碼agfbc禁禁止止數(shù)數(shù)碼碼顯顯示示數(shù)碼顯示器結(jié)構(gòu)及數(shù)碼顯示器結(jié)構(gòu)及譯碼顯示原理譯碼顯示原理演示演示第39頁，共71頁。EXIT主要要求：主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用理解常用數(shù)據(jù)選擇器的邏輯功能及其使用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用掌握用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路數(shù)據(jù)選擇器實(shí)現(xiàn)組

43、合邏輯電路的方法。的方法。3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器和數(shù)據(jù)分配器 第40頁，共71頁。EXITD0YD1D2D34 選選 1 數(shù)據(jù)選擇器工作示意圖數(shù)據(jù)選擇器工作示意圖A1A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用 數(shù)據(jù)選擇器數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號(hào)中根據(jù)地址碼的要求，從多路輸入信號(hào)中 選擇其中一路輸出的電路選擇其中一路輸出的電路.又稱多路選擇器又稱多路選擇器(Multiplexer，簡(jiǎn)稱，簡(jiǎn)稱MUX)或多路開關(guān)?；蚨嗦烽_關(guān)。多路輸入多路輸入一路輸出一路輸出地址碼輸入地址碼輸入10Y=D1D1常用常用 2 選選 1、4 選選 1、8 選選

44、 1和和 16 選選 1 等數(shù)據(jù)選等數(shù)據(jù)選擇器。擇器。數(shù)據(jù)選擇器的輸入信號(hào)個(gè)數(shù)數(shù)據(jù)選擇器的輸入信號(hào)個(gè)數(shù) N 與地址碼個(gè)與地址碼個(gè)數(shù)數(shù) n 的關(guān)系為的關(guān)系為 N=2n第41頁，共71頁。EXIT數(shù)據(jù)分配器數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)根據(jù)地址碼的要求，將一路數(shù)據(jù) 分配到指定輸出通道上去的電路。分配到指定輸出通道上去的電路。Demultiplexer，簡(jiǎn)稱簡(jiǎn)稱DMUXY0DY1Y2Y34 路數(shù)據(jù)分配器工作示意圖路數(shù)據(jù)分配器工作示意圖A1A0一路輸入一路輸入多路輸出多路輸出地址碼輸入地址碼輸入10Y1=DD第42頁，共71頁。EXIT二、數(shù)據(jù)選擇器的邏輯功能及其使用二、數(shù)據(jù)選擇器的邏輯功能

45、及其使用 1.8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 CT74LS151 CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖的邏輯功能示意圖 8 路數(shù)據(jù)輸入端路數(shù)據(jù)輸入端地址信號(hào)輸?shù)刂沸盘?hào)輸入端入端互補(bǔ)輸出端互補(bǔ)輸出端使能端，低電使能端，低電平有效平有效4 選選 1 數(shù)據(jù)選擇器電路與工作原理動(dòng)畫演示數(shù)據(jù)選擇器電路與工作原理動(dòng)畫演示實(shí)實(shí)物物圖圖片片第43頁，共71頁。EXITCT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151邏輯功能示意圖邏輯功能示意圖 ST=1 時(shí)禁止時(shí)禁止數(shù)據(jù)選擇器工作數(shù)據(jù)選擇器工

46、作ST=0 時(shí)，時(shí)，數(shù)據(jù)選擇器數(shù)據(jù)選擇器工作。工作。選擇哪一路信號(hào)輸出選擇哪一路信號(hào)輸出由地址碼決定。由地址碼決定。8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74LS151 真值表真值表 D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2ST輸輸 出出輸入輸入第44頁，共71頁。EXIT因?yàn)槿粢驗(yàn)槿鬉2A1A0=000，則，則因?yàn)槿粢驗(yàn)槿鬉2A1A0=010，則，則Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0

47、0000101YYA0A1A2ST輸輸 出出輸入輸入CT74LS151 輸出函數(shù)表達(dá)式輸出函數(shù)表達(dá)式1 00 00 00 00 01 00 00 0Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7 =m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D7第45頁，共71頁。EXIT2.雙雙 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 CC

48、14539 CC14539 1STA1A01D01D31D21D11ST1Y2Y雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CC14539邏輯功能示意圖邏輯功能示意圖 2D02D32D22D12ST2ST兩個(gè)數(shù)據(jù)選擇器的兩個(gè)數(shù)據(jù)選擇器的公共地址輸入端。公共地址輸入端。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 的輸出的輸出數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 的數(shù)據(jù)輸?shù)臄?shù)據(jù)輸入、使能輸入。入、使能輸入。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的數(shù)的數(shù)據(jù)輸入、使能輸入。據(jù)輸入、使能輸入。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的輸出的輸出內(nèi)含兩個(gè)相同的內(nèi)含兩個(gè)相同的 4 選選 1 數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。第46頁，共71頁。EXIT1111000110110100

49、00101110000100110000 0000011Y1D01D11D21D3A0A11ST輸出輸出輸入輸入 CC14539 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 真值表真值表1D01D11D21D31ST使能端低電平有效使能端低電平有效111100011011010000101110000100110000 00001D01D11D21D301數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的邏輯功能同理。的邏輯功能同理。1ST=1 時(shí)，禁止時(shí)，禁止數(shù)據(jù)數(shù)據(jù)選擇器工作，輸出選擇器工作，輸出 1Y=0。1ST=0 時(shí)時(shí)，數(shù)據(jù)選擇，數(shù)據(jù)選擇器工作。器工作。輸出哪一路數(shù)據(jù)輸出哪一路數(shù)據(jù)由地址碼由地址碼 A1 A0 決定決定。第

50、47頁，共71頁。EXIT CC14539 數(shù)據(jù)選擇器輸出函數(shù)式數(shù)據(jù)選擇器輸出函數(shù)式1Y=A1 A0 1D0+A1 A0 1D1+A1 A0 1D2+A1 A0 1D3 =m0 1D0+m1 1D1+m2 1D2+m3 1D32Y=A1 A0 2D0+A1 A0 2D1+A1 A0 2D2+A1 A0 2D3 =m0 2D0+m1 2D1+m2 2D2+m3 2D3第48頁，共71頁。EXIT三、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)三、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù) 由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為 1 時(shí)，輸出為時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。地址輸入變量全體最小項(xiàng)的

51、和。例如例如 4 選選 1 數(shù)據(jù)選擇器的輸出數(shù)據(jù)選擇器的輸出Y=m0 D0+m1 D1+m2 D2+m3 D3 當(dāng)當(dāng) D0=D1=D2=D3=1 時(shí)，時(shí)，Y=m0+m1+m2+m3。當(dāng)當(dāng) D0 D3 為為 0、1 的不同組合時(shí)，的不同組合時(shí)，Y 可輸出不同的可輸出不同的 最小項(xiàng)表達(dá)式。最小項(xiàng)表達(dá)式。而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接輸入變量個(gè)數(shù)相同時(shí)，可直接將邏輯函數(shù)輸入變將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端量有序地接數(shù)據(jù)選擇器的地

52、址輸入端。因此因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)。第49頁，共71頁。EXIT CT74LS151 有有 A2、A1、A0 三個(gè)地址輸入端，正好用三個(gè)地址輸入端，正好用以輸入三變量以輸入三變量 A、B、C。例例 試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù) Y=AB+AC+BC。該題可用代數(shù)法或卡諾圖法求解。該題可用代數(shù)法或卡諾圖法求解。Y為三變量函數(shù)為三變量函數(shù)，故選用故選用 8 選選 1 數(shù)據(jù)選擇器，現(xiàn)選用數(shù)據(jù)選擇器，現(xiàn)選用 CT74LS151。代代 數(shù)數(shù) 法法 求求 解解解：解：(2)寫出邏輯函數(shù)的寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式最小項(xiàng)表達(dá)式Y(jié)=AB+AC

53、+BC=ABC+ABC+ABC+ABC(3)寫出數(shù)據(jù)選擇器的輸出表達(dá)式寫出數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié)=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比較比較 Y 和和 Y兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系(1)選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器令令 A=A2，B=A1，C=A0則則 Y=ABCD0+ABCD1+ABCD2+ABCD3+ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+為使為使 Y=Y，應(yīng)令，應(yīng)令D0=D1=D2=D4=0D3=D5

54、=D6=D7=1第50頁，共71頁。EXIT(5)畫連線圖畫連線圖CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得輸出函數(shù)即可得輸出函數(shù)D0D2D1D4D7D6D5D31第51頁，共71頁。EXIT(1)選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器選用選用 CT74LS151(2)畫出畫出 Y 和數(shù)據(jù)選擇器輸出和數(shù)據(jù)選擇器輸出 Y 的卡諾圖的卡諾圖(3)比較邏輯函數(shù)比較邏輯函數(shù) Y 和和 Y 的卡諾圖的卡諾圖設(shè)設(shè) Y=Y 、A=A2、B=A1、C=A0對(duì)比兩張卡諾圖后得對(duì)比兩張卡諾圖后得D0=D1=D2=D4=0D3=D5=D6=D7=1(4)畫連線圖畫連線圖ABC010

55、0 01 11 10 1 1 1 1 0 0 0 0Y的的卡卡諾諾圖圖A2A1A00100 01 11 10 D6 D7D5 D3 D0 D1 D2 D4 Y 的的 卡卡 諾諾 圖圖 1 1 1 1 D6 D7D5 D3卡卡 諾諾 圖圖 法法 求求 解解解：解：與代數(shù)法所得圖相同與代數(shù)法所得圖相同第52頁，共71頁。EXIT主要要求：主要要求：理解加法器的邏輯功能及應(yīng)用。理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。了解數(shù)值比較器的作用。3.5 加法器和數(shù)值比較器加法器和數(shù)值比較器 第53頁，共71頁。EXIT一、加法器一、加法器(一一)加法器基本單元加法器基本單元半加器半加器 Half

56、Adder，簡(jiǎn)稱，簡(jiǎn)稱 HA。它只將兩個(gè)。它只將兩個(gè) 1 位位二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。1011010101100000CiSiBiAi輸輸 出出輸輸 入入AiBiSiCiCO第54頁，共71頁。EXIT全加器全加器Full Adder，簡(jiǎn)稱，簡(jiǎn)稱FA。能將本位的兩個(gè)。能將本位的兩個(gè)二進(jìn)制數(shù)和鄰低位來的進(jìn)位數(shù)進(jìn)行相加。二進(jìn)制數(shù)和鄰低位來的進(jìn)位數(shù)進(jìn)行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi輸輸 出出輸入輸入AiBiSiCiCOCICi-1第55頁，共71頁。EXIT(二二)多位加法

57、器多位加法器 實(shí)現(xiàn)多位加法運(yùn)算的電路實(shí)現(xiàn)多位加法運(yùn)算的電路其低位進(jìn)位輸出端依次連至相鄰高位其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。位。運(yùn)算速度較慢。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行。運(yùn)算速度快。運(yùn)算速度快。串行進(jìn)位加法器串行進(jìn)位加法器超前進(jìn)位加法器超前進(jìn)位加法器第56頁，共71頁

58、。EXIT串行進(jìn)位加法器舉例串行進(jìn)位加法器舉例A3B3C3S3COCIS2S1S0A2B2A1B1A0B0COCICOCICOCICI加數(shù)加數(shù) A 輸入輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)加數(shù) B 輸入輸入低位的進(jìn)位輸出低位的進(jìn)位輸出 CO 依次加到相鄰高位依次加到相鄰高位的進(jìn)位輸入端的進(jìn)位輸入端 CI。相加結(jié)果讀數(shù)為相加結(jié)果讀數(shù)為 C3S3S2S1S0和數(shù)和數(shù)進(jìn)位數(shù)進(jìn)位數(shù)第57頁，共71頁。EXIT超前進(jìn)位加法器舉例：超前進(jìn)位加法器舉例：CT74LS283相加結(jié)果讀數(shù)為相加結(jié)果讀數(shù)為 C3S3S2S1S0 4 位二進(jìn)制加位二進(jìn)制加數(shù)數(shù) B 輸入端輸入端 4 位二進(jìn)制加位二

59、進(jìn)制加數(shù)數(shù) A 輸入端輸入端低位片進(jìn)位輸入端低位片進(jìn)位輸入端本位和輸出端本位和輸出端向高位片的進(jìn)向高位片的進(jìn)位輸出位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3CT74LS283邏輯符號(hào)邏輯符號(hào)第58頁，共71頁。EXIT二、數(shù)值比較器二、數(shù)值比較器 Digital Comparator，又稱數(shù)字比較器。，又稱數(shù)字比較器。用于比較兩個(gè)數(shù)的大小。用于比較兩個(gè)數(shù)的大小。(一一)1 位數(shù)值比較器位數(shù)值比較器 輸輸 入入輸輸 出出ABY(AB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB)第59頁，共71頁。EXIT(二

60、二)多位數(shù)值比較器多位數(shù)值比較器可利用可利用 1 位數(shù)值比較器構(gòu)成位數(shù)值比較器構(gòu)成比較原理：從最高位開始逐步向低位進(jìn)行比較。比較原理：從最高位開始逐步向低位進(jìn)行比較。例如例如 比較比較 A=A3A2A1A0 和和 B=B3B2B1B0 的大?。旱拇笮。喝羧?A3 B3，則，則 A B；若；若 A3 B3，則，則 A B2，則，則 A B；若；若 A2 B2，則，則 A B；若若 A2=B2，則再去比較更低位。，則再去比較更低位。依次類推，直至最低位比較結(jié)束。依次類推，直至最低位比較結(jié)束。第60頁，共71頁。EXIT主要要求：主要要求：了解競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其產(chǎn)生的原因和消除措施。了解競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及

61、其產(chǎn)生的原因和消除措施。組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)冒險(xiǎn)第61頁，共71頁。EXIT一、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其危害一、競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及其危害當(dāng)信號(hào)通過導(dǎo)線和門電路時(shí)，將產(chǎn)生時(shí)間延遲。當(dāng)信號(hào)通過導(dǎo)線和門電路時(shí)，將產(chǎn)生時(shí)間延遲。因此，因此，同一個(gè)門的一組輸入信號(hào)，同一個(gè)門的一組輸入信號(hào)，由于它們?cè)诖饲巴ㄓ捎谒鼈冊(cè)诖饲巴ㄟ^不同數(shù)目的門，經(jīng)過不同長(zhǎng)度導(dǎo)線的傳輸，過不同數(shù)目的門，經(jīng)過不同長(zhǎng)度導(dǎo)線的傳輸，到達(dá)門到達(dá)門輸入端的時(shí)間會(huì)有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。輸入端的時(shí)間會(huì)有先有后，這種現(xiàn)象稱為競(jìng)爭(zhēng)。邏輯門因輸入端的邏輯門因輸入端的競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生不應(yīng)有的不應(yīng)有的尖峰干擾脈沖的現(xiàn)

62、象，稱為冒險(xiǎn)。尖峰干擾脈沖的現(xiàn)象，稱為冒險(xiǎn)?？赡軐?dǎo)致錯(cuò)誤動(dòng)作可能導(dǎo)致錯(cuò)誤動(dòng)作第62頁，共71頁。EXIT二、競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生原因及消除方法二、競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生原因及消除方法負(fù)尖峰脈沖冒險(xiǎn)舉例負(fù)尖峰脈沖冒險(xiǎn)舉例 可見，在組合邏輯電路中，當(dāng)一個(gè)門電路可見，在組合邏輯電路中，當(dāng)一個(gè)門電路(如如 G2)輸入兩輸入兩個(gè)向相反方向變化的互補(bǔ)信號(hào)時(shí)，個(gè)向相反方向變化的互補(bǔ)信號(hào)時(shí)，則在輸出端可能會(huì)產(chǎn)生尖峰則在輸出端可能會(huì)產(chǎn)生尖峰干擾脈沖。干擾脈沖。正尖峰脈沖冒險(xiǎn)舉例正尖峰脈沖冒險(xiǎn)舉例G2G1AYY=A+AA理理想想考慮門延時(shí)考慮門延時(shí)AY11AY1tpdG2G1AYY=AAA理理想想考慮門延時(shí)考慮門延時(shí)Y0AAY

63、1tpd第63頁，共71頁。EXIT由于尖峰干擾脈沖的寬度很窄，在由于尖峰干擾脈沖的寬度很窄，在可能產(chǎn)生尖峰干擾可能產(chǎn)生尖峰干擾脈沖的門電路輸出端與地之間接入脈沖的門電路輸出端與地之間接入一個(gè)容量為一個(gè)容量為幾十皮法幾十皮法的電容的電容就可吸收掉尖峰干擾脈沖。就可吸收掉尖峰干擾脈沖。1.加封鎖脈沖加封鎖脈沖2.加選通脈沖加選通脈沖3.修改邏輯設(shè)計(jì)修改邏輯設(shè)計(jì)4.接入濾波電容接入濾波電容消除冒險(xiǎn)的方法：消除冒險(xiǎn)的方法：第64頁，共71頁。EXIT組合邏輯電路指組合邏輯電路指任一時(shí)刻的輸出僅取決于任一時(shí)刻的輸出僅取決于該時(shí)刻輸入信號(hào)的取值組合，而與電路原該時(shí)刻輸入信號(hào)的取值組合，而與電路原有狀態(tài)無

64、關(guān)有狀態(tài)無關(guān)的電路。它在邏輯功能上的特的電路。它在邏輯功能上的特點(diǎn)是：沒有點(diǎn)是：沒有存儲(chǔ)和記憶作用存儲(chǔ)和記憶作用；在電路結(jié)構(gòu)；在電路結(jié)構(gòu)上的特點(diǎn)是：由各種門電路組成，不含記上的特點(diǎn)是：由各種門電路組成，不含記憶單元，只存在從輸入到輸出的通路，憶單元，只存在從輸入到輸出的通路，沒有反饋回路。沒有反饋回路。本章小結(jié)本章小結(jié)第65頁，共71頁。EXIT組合邏輯電路的描述方法主要有邏輯表達(dá)式、組合邏輯電路的描述方法主要有邏輯表達(dá)式、真值表、卡諾圖和邏輯圖等。真值表、卡諾圖和邏輯圖等。組合邏輯電路的組合邏輯電路的基本分析方法基本分析方法是：根據(jù)給定電是：根據(jù)給定電路逐級(jí)寫出輸出函數(shù)式，并進(jìn)行必要的化簡(jiǎn)和

65、路逐級(jí)寫出輸出函數(shù)式，并進(jìn)行必要的化簡(jiǎn)和變換，然后列出真值表，確定電路的邏輯功能。變換，然后列出真值表，確定電路的邏輯功能。組合邏輯電路的組合邏輯電路的基本設(shè)計(jì)方法基本設(shè)計(jì)方法是：根據(jù)給定是：根據(jù)給定設(shè)計(jì)任務(wù)進(jìn)行邏輯抽象，列出真值表，然后設(shè)計(jì)任務(wù)進(jìn)行邏輯抽象，列出真值表，然后寫出輸出函數(shù)式并進(jìn)行適當(dāng)化簡(jiǎn)和變換，寫出輸出函數(shù)式并進(jìn)行適當(dāng)化簡(jiǎn)和變換，求出最簡(jiǎn)表達(dá)式，從而畫出最簡(jiǎn)求出最簡(jiǎn)表達(dá)式，從而畫出最簡(jiǎn)(或稱或稱最佳最佳)邏輯電路。邏輯電路。第66頁，共71頁。EXIT以以 MSI 組件為基本單元的電路設(shè)計(jì)，其最簡(jiǎn)含組件為基本單元的電路設(shè)計(jì)，其最簡(jiǎn)含義是：義是：MSI 組件個(gè)數(shù)最少，品種最少，組

66、件之組件個(gè)數(shù)最少，品種最少，組件之間的連線最少。間的連線最少。以邏輯門為基本單元的電路設(shè)計(jì)，其最簡(jiǎn)含義以邏輯門為基本單元的電路設(shè)計(jì)，其最簡(jiǎn)含義是：邏輯門數(shù)目最少，且各個(gè)邏輯門輸入端的是：邏輯門數(shù)目最少，且各個(gè)邏輯門輸入端的數(shù)目和電路的級(jí)數(shù)也最少，沒有竟?fàn)幟半U(xiǎn)。數(shù)目和電路的級(jí)數(shù)也最少，沒有竟?fàn)幟半U(xiǎn)。用于實(shí)現(xiàn)組合邏輯電路的用于實(shí)現(xiàn)組合邏輯電路的 MSI 組件主要有組件主要有譯碼器和數(shù)據(jù)選擇器。譯碼器和數(shù)據(jù)選擇器。第67頁，共71頁。EXIT編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器和加法器等是常用的數(shù)值比較器和加法器等是常用的 MSI 組合邏輯組合邏輯部件，學(xué)習(xí)時(shí)應(yīng)重點(diǎn)掌握其邏輯功能及應(yīng)用。部件，學(xué)習(xí)時(shí)應(yīng)重點(diǎn)掌握其邏輯功能及應(yīng)用。數(shù)據(jù)選擇器的作用數(shù)據(jù)選擇器的作用是是根據(jù)地址碼的要求，根據(jù)地址碼的要求，從多路輸入信號(hào)中選擇其中一路輸出。從多路輸入信號(hào)中選擇其中一路輸出。數(shù)據(jù)分配器的作用數(shù)據(jù)分配器的作用是根據(jù)地址碼的要求，是根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去。將一路數(shù)據(jù)分配到指定輸出通道上去。第68頁，共71頁。EXIT譯碼器的作