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1、某計算機(jī)主存容量為1024塊，Cache容量為32行，采用組相聯(lián)映射，Cache每組4行，每行64個字。假設(shè)開始時Cache為空，CPU從主存單元0,1,2.3071依次讀出3072個字，替換使用LRU算法，求命中率。如果再重復(fù)2次,求命中率。,解：0 3071 一共48個塊 h =（3072-48）/3072=98.4% 第二次 0-15需要替換,未命中16次 16-31命中, 32-47需要替換,未命中16次 h=（3072*3-48-32*2）/(3072*3)=98.8%,某計算機(jī)有8條微指令I(lǐng)1I8，每條微指令所包含的微命令控制信號見下表,a-j 分別對應(yīng)10種不同性質(zhì)的微命令信號。
2、假設(shè)一條微指令的控制字段僅限8位，請安排微指令的控制字段格式。,解：為了壓縮指令字的長度，必須設(shè)法把一個微 指令周期中的互斥性微命令信號組合在一個 小組中，進(jìn)行分組譯碼。,經(jīng)分析，（e ,f ,h）和（b, i, j）可分別組成兩個小組或兩個字段，然后進(jìn)行譯碼，可得六個微命令信號，剩下的a, c, d, g 四個微命令信號可進(jìn)行直接控制。,已知某機(jī)采用微程序控制方式，控存容量為51248位，微程序在整個控制存儲器中實現(xiàn)轉(zhuǎn)移，可控制微程序的條件共4個，微指令采用水平型格式，后繼微指令地址采用斷定方式。請問：微指令中的三個字段分別應(yīng)多少位？,假設(shè)判別測試字段中每一位為一個判別標(biāo)志，那么由于有4個轉(zhuǎn)
3、移條件，故該字段為4位；因為控制容量為512單元，所以下地址字段為9位；微命令字段是（484-9）= 35 位。,控存容量為8單元，運算器結(jié)構(gòu)如圖，R1 、R2、R3 是三個寄存器，A和B是兩個三選一的多路開關(guān)，通路的選擇由AS0、AS1和BS0、BS1端控制，例如BS0BS1=11時，選擇R3，BS0BS1=01時，選擇R1，ALU是算術(shù)/邏輯單元。S1S2為它的兩個操作控制端。其功能如下： S1S2 = 00時，ALU輸出 = A S1S2 = 01時，ALU輸出 = A + B S1S2 = 10時，ALU輸出 = A B S1S2 = 11時，ALU輸出 = AB 請設(shè)計控制運算器通路
4、的微指令格式。,解：采用水平微指令格式，且直接控制方式，順序控制字段假設(shè)4位，其中一位判別測試位： 當(dāng)P = 0時，直接用AR1AR3形成下一個微地址。 當(dāng)P = 1時，對AR3進(jìn)行修改后形成下一個微地址。,某機(jī)運算器框圖如下，BUS1BUS3為3條總線，信號a、h、LDR0LDR3、S0S3等均為電位或脈沖控制信號。 圖中哪些是相容微操作信號？哪些是相斥微操作信號？ 采用微程序控制方式，設(shè)計控制字段微指令格式，并列出各控制字段的編碼表。, 相斥：L,R,S,N; S0,S1,S2,S3; a,b,c,d; e,f,g,h; 相容：LDR0,LDR1,LDR2,LDR3,i,j,+1 LDR0
5、,LDR1,LDR2,LDR3,i,j,+1與相斥組中的任意信號 相斥組中的一個信號與其他相斥組的任意信號,下圖為某處理機(jī)邏輯框圖，有兩條獨立的總線BUS1、BUS2和兩個獨立的存儲器IM、DM。已知指令存儲器IM的最大容量為16384字（字長18位），數(shù)據(jù)存儲器DM的最大容量為65536字（字長16位）。 （1）分析下列各寄存器的位數(shù)：程序計數(shù)器PC、指令寄存器IR、累加器AC0和AC1、通用寄存器R0-R3、指令存儲器地址寄存器IAR、指令存儲器數(shù)據(jù)寄存器IDR、數(shù)據(jù)存儲器地址寄存器DAR、數(shù)據(jù)存儲器數(shù)據(jù)寄存器DDR。 （2）LDA A 指令的功能為（A） AC0，畫出指令周期流程圖如下，
6、在橫線處標(biāo)出相應(yīng)的微操作控制信號序列。,（2）LDA A 指令的功能為（A） AC0，畫出指令周期流程圖如下，在橫線處標(biāo)出相應(yīng)的微操作控制信號序列。,C3、IARin,RD、IDRin,C6、IRin、+1,C13、DARin,R/W=R、DDRin,C9、AC0in,CPU的數(shù)據(jù)通路如圖所示。運算器中R0R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲器，I-cache為指令存儲器，PC為程序計數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號均為微操作控制信號。 機(jī)器指令“LDA(R3),R0”實現(xiàn)的功能是：以(R3)的內(nèi)容為數(shù)存單元地址，讀出數(shù)存該
7、單元中數(shù)據(jù)到通用寄存器R0中。請畫出該取數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號。,機(jī)器指令“LDA(R3),R0”功能：以(R3)的內(nèi)容為數(shù)存單元地址，讀出數(shù)存該單元中數(shù)據(jù)到通用寄存器R0中,設(shè)某機(jī)有5級中斷：L0L4,優(yōu)先次序為L0最高,L1次之,L4最低?，F(xiàn)要求將中斷程序的處理次序改為L1-L3-L0-L4-L2，試問： （1）下表中各級中斷處理程序的各中斷級屏蔽值如何設(shè)置（每級對應(yīng)一位，該位為“0”表示允許中斷，該位為“1”表示中斷屏蔽）？ （2）若這5級中斷同時都發(fā)出中斷請求，按更改后的次序畫出進(jìn)入各級中斷處理程序的過程示意圖。,1 0 1 0 1,1 1 1 1
8、 1,0 0 1 0 0,1 0 1 1 1,0 0 1 0 1,5級中斷L0L4,優(yōu)先次序為L0最高,L1次之,L4最低?，F(xiàn)要求將中斷程序的處理次序改為L1-L3-L0-L4-L2，若這5級中斷同時都發(fā)出中斷請求，按更改后的次序畫出進(jìn)入各級中斷處理程序的過程示意圖。,某計算機(jī)的中斷系統(tǒng)有4個中斷源，每個中斷源對應(yīng)一個屏蔽碼，該位為“0”表示允許中斷，該位為“1”表示中斷屏蔽。中斷響應(yīng)的優(yōu)先次序為1234，中斷的處理次序和中斷的響應(yīng)次序是一致的。 （1）各級中斷處理程序的各中斷級屏蔽值如何設(shè)置，完成CPU的運動軌跡。 （2）在不改變中斷響應(yīng)次序的條件下，通過改寫屏蔽碼可以改變中斷處理次序，要使
9、中斷處理次序改為1432，則各級中斷處理程序的各中斷級屏蔽值如何設(shè)置，完成此時CPU的運動軌跡。,解：（1）中斷響應(yīng)的優(yōu)先次序為1234,（2）在不改變中斷響應(yīng)次序的條件下，通過改寫屏蔽碼可以改變中斷處理次序，要使中斷處理次序改為1432。,中斷響應(yīng)的優(yōu)先次序為1234，在不改變中斷響應(yīng)次序的條件下，通過改寫屏蔽碼可以改變中斷處理次序，要使中斷處理次序改為1432。,某計算機(jī)的外部設(shè)備具有三級中斷功能，中斷響應(yīng)次序基本上由硬件排隊電路決定，但可利用各個外部設(shè)備控制器中的中斷屏蔽控制位來封鎖本設(shè)備的中斷請求信號。設(shè)所有中斷處理程序的執(zhí)行時間相同，均為T，在5T時間內(nèi)共發(fā)生5次中斷請求信號。如圖示。 （1）請圖示各個中斷處理程序占用的時間段及中斷程序完成的次序。 （2）軟件進(jìn)行干預(yù)，當(dāng)執(zhí)行中斷處理程序時，屏蔽二級中斷。請圖示各個中斷處理程序占用的時間段及中斷程序完成的次序。,（2）軟件進(jìn)行干預(yù)，當(dāng)執(zhí)行中斷處理程序時，屏蔽二級中斷。請圖示各個中斷處理程序占用的時間段及中斷程序完成的次序。,由于進(jìn)行了軟件干預(yù)，當(dāng)執(zhí)行的中斷服務(wù)時，不能被打斷。所以中斷處理程序占用的時間段及中斷程序完成的次序如圖。,
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